SOC&FPGA
marleylee
每一个不曾起舞的日子,都是对生命的辜负!
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vivado hls(1)
转自:https://www.cnblogs.com/bixiaopengblog/p/7747965.html最近一段时间在研究ZYNQ以及PYNQ,先把用到的附这,随后慢慢补充~笔记 1、vivado hls是fpga高级综合工具,可以将C语言转换成verilog代码,适合编写算法,但是要有硬件思想。2、软核就是只要资源足够,就可以用逻辑打一个CPU出来,与硬核不一样,硬核是FP...转载 2019-06-17 10:36:25 · 772 阅读 · 0 评论 -
时序约束方法(2)
转自:https://www.cnblogs.com/bixiaopengblog/p/7744807.html 操作的大体流程:1、TimeQuest Timing Analysis 2、打开下方的Analyzer 3、创建一个网表 4、创建约束(时钟 and PLL) 5、写入SDC文件 6、综合分析、布局布线、时序分析 7、report timing 选择要看在哪个时钟下...转载 2019-06-24 15:29:54 · 514 阅读 · 2 评论