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FPGA
marukoheart
这个作者很懒,什么都没留下…
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Vivado之时钟约束
关于设置Set False Path默认情况下,所有时钟都是相关的;再一般情况下,如果没有设置Set False Path,工具会分析相关时序路径,如果有TNS等不满足,先确认路径是否有问题;设置了Set False Path后,工具便不再分析设置的路径,大幅减少布局布线时间;另注:Set False Path的两个时钟需要设置两次,例如CLK1与CLK2,需要设置CKL1 -&g...原创 2019-06-28 10:07:46 · 3112 阅读 · 0 评论 -
vivado之ila时钟问题
ila时钟建议采用同一个晶振时钟(free running),JTAG时钟需要小于该时钟原创 2019-08-09 09:43:58 · 7867 阅读 · 0 评论 -
verilog之原码、反码、补码、绝对值的乘法运算理解与证明
全文以以下4bit有符号数为例:(先说结果,后证明)条件:A = 1000b(补码) = -8dB = 1110b(补码) = -2d结果:A * B = -2 * -8 = 16d =0001 0000b(补码=原码)理解:首先,被乘数和乘数都是4bit,所以结果是8bit; 用原码表示有符号数很简单,负数就是把正数的最高为改为1;正数:原码 = 反码 = 补码...原创 2019-09-29 11:54:52 · 5323 阅读 · 0 评论 -
verilog之字符拼接血的教训!
reg [7:0] x;wire [7:0] y;assign y= {1'b0, x[6:0]}; 这样子没问题;assign y= {1'b0, ~x[6:0]};也没问题;但是:assign y={1'b0,~x[6:0]+1} ; 企图保证最高为一直为0 ,但不行;这样就会出问题,拼接符号{}中不能用+?这句话应该怎么理解?乘法器最后一步有很多人用到这句话。解...原创 2019-10-03 20:56:27 · 8339 阅读 · 2 评论