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RSS订阅原创 HDLBits答案_BCD加法器（generate for、循环生成模块）
verilog练习网址：https://hdlbits.01xz.net/wiki/Always_case2做个简单的verilog做题记录题目描述已有1位bcd码加法器模块，bcd_fadd ( input [3:0] a, input [3:0] b, input cin, output cout, output [3:0] sum );例化100个bcd码加法器，做一个100位的bcd码加法器。//4位bc.
2021-07-09 16:19:39
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原创 优先编码器、casez的用法
verilog练习网址：https://hdlbits.01xz.net/wiki/Always_case2做个简单的verilog做题记录题目描述：Apriority encoderis a combinational circuit that, when given an input bit vector, outputs the position of the first1bit in the vector. For example, a 8-bit priority enco...
2021-07-05 15:12:49
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原创 HDLBits答案_移位寄存器+4选1多路器
https://hdlbits.01xz.net/wiki/Module_shift8做个简单的verilog做题记录您将获得一个my_dff8具有两个输入和一个输出的模块（实现一组 8 个 D 触发器）。实例化其中三个，然后将它们链接在一起以形成一个长度为 3 的 8 位宽移位寄存器。此外，创建一个 4 对 1 多路复用器（未提供），根据以下条件选择输出内容sel[1:0]： 输入值d，在第一个之后，在第二个之后，或者在第三个 D 触发器之后。（本质上，sel选择延迟输入的周期数，从零到三个时钟周
2021-07-04 23:05:58
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原创 设计PCB螺旋线圈、电感线圈
设计PCB螺旋线圈、电感线圈利用Ti官网的电感线圈设计工具可导出cad、ADhttps://webench.ti.com/wb5/LDC/#/spirals平面螺旋线圈包括圆形、方形、六边形和八边形形式可选，pcb线圈的现宽、线距、pcb尺寸等可直接设计。...
2021-04-19 16:34:50
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原创 立创原理图导入AD后报错，显示空白的问题
立创原理图导入AD后报错，显示空白的问题Load file error,导入立创的原理图文件后显示原理图空白首先Ctrl+S 保存这个原理图文件，接着关闭这个空白原理图文件然后重新打开即可恢复正常。...
2021-03-14 16:53:32
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原创 isf文件格式改为csv格式
泰克示波器波形数据导出至U盘、可将数据保存方式从isf格式改为csv格式在menu-存储波形---文件细节里面修改
2020-12-27 15:43:47
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空空如也
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