HDLBits答案_BCD加法器(generate for、循环生成模块)

本文记录了一次Verilog语言的练习,通过实例化100个1位BCD码加法器来构建一个100位的BCD码加法器。内容涉及如何利用`generate for`循环生成模块,实现多位加法器的逻辑,以4位BCD码表示10进制数,并讨论了设计思路。
摘要由CSDN通过智能技术生成

verilog练习网址:

https://hdlbits.01xz.net/wiki/Always_case2

做个简单的verilog做题记录

题目描述

已有1位bcd码加法器模块,

bcd_fadd (
    input [3:0] a,
    input [3:0] b,
    input     cin,
    output   cout,
    output [3:0] sum );

例化100个bcd码加法器,做一个100位的bcd码加法器。

 //4位bcd码表示一个10进制数
     wire [99:0]cout_new;/*

     100位的bcd码计算器
     a[0]+b[0]+cin=sum[0]+cout_new[1]
     a[1]+b[1]+cin=sum[1]+cout_new[2]
....


    a[99]+b[99]+(.cin(cout[98]))=sum[99]+cout_new[99]

理清思路就好写了
*/

module top_module( 
    input [399:0] a, b,
    input cin,
    output cout,
    output [399:0] sum );

 //4位bcd码表示一个10进制数
 	wire [99:0]cout_new;/*

 	100位的bcd码计算器
 	a[0]+b[0]+cin=sum[0]+
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