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RSS订阅原创 数字逻辑设计基础-加/减法计数器
计数器是数字逻辑设计中最常见的的模块，但是也是比较重要的模块，在简单的时序电路中使用较多。 现在要设计一个计数器，能够满足以下要求。 （1）：能够根据输入信号，enable_cnt_up，和enable_cnt_dn进行加计数和减计数 （2）：如果信号new_cntr_perset为高电平并且保持一个周期，那么计数器就被设置为新的预设值。 （3）：在pause-counting有效时，计数...
2018-10-19 22:13:12
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原创 数字逻辑设计基础-事件/边沿检测
在数字逻辑设计中常常需要在边沿或者信号发生变化的时候做出相应的动作，因此，边沿检测就和重要。在其中（如果信号来自于同一个时钟域，那就不需要进行同步化处理，如果信号来自于不同的时钟域，就要就行同步化处理之后再进行检测）。边沿检测主要分为： （1）：上升沿检测 （2）：下降沿就检测 （3）：上升/下降沿（双边）检测 一：同步上升沿检测 代码示例： input sig_a; re...
2018-10-19 09:10:58
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空空如也
空空如也
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