数字逻辑设计基础-事件/边沿检测

最新推荐文章于 2023-12-21 15:35:32 发布

mifeim

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文章标签： Verilog FPGA

本文链接：https://blog.csdn.net/mifeim/article/details/83175854

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在数字逻辑设计中常常需要在边沿或者信号发生变化的时候做出相应的动作，因此，边沿检测就和重要。在其中（如果信号来自于同一个时钟域，那就不需要进行同步化处理，如果信号来自于不同的时钟域，就要就行同步化处理之后再进行检测）。边沿检测主要分为：

（1）：上升沿检测

（2）：下降沿就检测

（3）：上升/下降沿（双边）检测

一：同步上升沿检测

代码示例：

input sig_a;

reg sig_a_d1;
wire sig_a_risedge;

always@(posedge clk or negedge rstb) begin
	if(!rstb)
	 sig_a_d1 <= 1'b0;
	else
	 sig_a_d1 <= sig_a;

end
	
	assign sig_a_risedge = sig_a&!sig_a_d1;

逻辑结构图：

二：同步下降沿检测

代码示例：

input sig_a;

reg sig_a_d1;
wire sig_a_faledge;

always@(posedge clk or negedge rstb) begin
	if(!rstb)
	 sig_a_d1 <= 1'b0;
	else
	 sig_a_d1 <= sig_a;

end
	
	assign sig_a_faledge = !sig_a&sig_a_d1;

逻辑结构图

三：同步上升/下降沿检测

代码示例：

input sig_a;

reg sig_a_d1;
wire sig_a_anyedge;

always@(posedge clk or negedge rstb) begin
	if(!rstb)
	 sig_a_d1 <= 1'b0;
	else
	 sig_a_d1 <= sig_a;

end
	
	assign sig_a_anyedge = (sig_a&!sig_a_d1)|(!sig_a&sig_a_d1)
	
	//the same as sig_a^sig_a_d1