本文介绍了一种数字逻辑设计中基于Verilog的加/减计数器，详细阐述了计数器的设计要求，包括加减计数控制、预设值设置、暂停计数功能以及计数到边界时的自动重置。还给出了计数器的信号列表和Verilog代码实现。
计数器是数字逻辑设计中最常见的的模块，但是也是比较重要的模块，在简单的时序电路中使用较多。
现在要设计一个计数器，能够满足以下要求。
（1）：能够根据输入信号，enable_cnt_up，和enable_cnt_dn进行加计数和减计数
（2）：如果信号new_cntr_perset为高电平并且保持一个周期，那么计数器就被设置为新的预设值。
（3）：在pause-counting有效时，计数器值保持不变。
（4）：当计数器值计数到结束比标志时，计数器输出端口ctr_expired有效。
（5）：计数器值到达边界时，会自动重新加载预设值并且重新开始计数。
以下是计数器的信号列表：
| 信号 | I/O | width |
| clk |
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