![](https://img-blog.csdnimg.cn/20201014180756926.png?x-oss-process=image/resize,m_fixed,h_224,w_224)
verilog基础
文章平均质量分 75
verilog语法
jing&jing
这个作者很懒,什么都没留下…
展开
-
verilog语法 — for/generate语句的用法
文章目录1. for语句1.1 always-for2. generate 语句2.1 generate 语法2.2 generate-for2.3 generate-case3. 比较1. for语句1.1 always-for 从初始值开始,如果表达式为真就执行。写一个5位的左移器,代码有:always @(posedge clk or negedge rst_n)begin if(!rst_n)begin dout[i] <= 1'b0; end else begin原创 2021-03-31 20:47:51 · 2164 阅读 · 0 评论 -
verilog语法 — 阻塞赋值和非阻塞赋值
前言 对于过程赋值语句,就是在initial和always语句块中进行赋值的语句,且赋值对象只能是寄存器变量类型,右边的表达式可以是任意操作符的表达式。过程赋值语句,又分为阻塞赋值和非阻塞赋值语句。1. 阻塞赋值 阻塞赋值的语法如下: 寄存器变量 = 表达式 ;右边表达式的逻辑计算和对左边寄存器变量的赋值是一个统一操作中的两个小操作,这两个小操作之间没有任何其他的操作。如果多个阻塞语句出现在 begin……end 语句中,前面的阻塞语句在执行时会完全阻塞之后的语句,知道前面的阻塞语原创 2021-03-24 00:02:24 · 1903 阅读 · 2 评论