IC设计 — 同步FIFO和异步FIFO设计实现（二）

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前言

  在上一篇文章中讲述了同步FIFO和异步FIFO的设计，在异步FIFO中，由于存在跨时钟域的问题，所以可能存在 “伪full” 或 “伪empty”的情况。同时，格雷码比二进制做跨域能够减少亚稳态毛刺，更适合异步FIFO设计。在这一篇文章中对异步FIFO这两种情况进行分析。
  

1. 格雷码与二进制

  首先对这两种码的跳变过程做举例说明：
  二进制：0111 → 1000 跳变过程中有4bit数据同时发生改变，考虑到亚稳态毛刺问题，则同步后有可能是0000 — 1111的任意一个值，而不一定是1000，这个过程存在不可控性。
  格雷码：0100 → 1100跳变过程中仅有1bit数据发生变化，出错也只会是0100 → 0100，这一种情况。
  格雷码会不会由于出错而造成读空判断出错？
  答：不会。假如出错，也只是让empty标志在异步FIFO不是真正空的时候产生，而不会发生空读的情形。也可以理解为，在同步过程中亚稳态不可消除，但只要保证设计过程不会影响模块正常工作即可。（并非是格雷码可以消除亚稳态）
  

2. 异步FIFO的伪状态指示

2.1 伪full

  异步FIFO的写指示图如下所示：

  当rd_ptr同步到读这边域时，与当前wr_ptr比较判断是否生成full指示信号。在同步的过程中，rd_ptr实际上正在向上读(图中底部地址为0)，也就是rd_act信号，即rd同步信号是比rd_act信号早发生的，所以当rd_ptr和wr_ptr相遇时，目前是一个伪full的状态，因为实际上可能又读出一两个数据，空余出来一两个空间，仍然可以写。这种状况对FIFO的性能无影响，且设计更为保守。

2.1 伪empty

  异步FIFO的读指示图如下所示：

  同理，同上进行分析，也是产生伪空的指示信号。不影响FIFO性能，且设计更为保守。
  在伪empty状态时，需要考虑一个问题：伪空时就会造成有部分数据未读出。但实际上，在后续过程中，由于wr_ptr仍然会同步过来，wr_ptr信号的位置发生改变，此时empty信号置0，rd_ptr又重新开始读数，直至最终所有的数据读完，达到真正的empty状态。
  

3. FIFO深度计算

  在异步FIFO中，可能存在读慢写快这种情形，为保证写数据过程不被中断，需要设计足够的深度，保证即使读慢写快，仍然不会因为读得太慢而导致数据不能正常写入，进入等待读得过程。这种情形就类似“水池同时放水和进水，而水的体积一定，在同时放水和进水的过程中，两个操作都不停，在水完全放完时水池没有发生溢出的状况”。

遵循原则：{FIFO_DEPTH/(写速率 - 读速率)} > {写入数据总数目/写入速率}
本质：    FIFO被填满的时间 > 数据传送时间

  具体计算过程可参考以下这条博文链接：
  FIFO深度计算详细过程