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FPGA
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君子爱财好色
这个作者很懒,什么都没留下…
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对Xilinx FPGA的IDELAY的理解
为了调整项目中的时钟与数据的时序关系,常常需要用到IDELAY这样的PRIMITIVES,如何更好的来开发使用IDELAY,到底它是如何工作的,它和IDELAYCTRL又是如何连动的呢,这里做了一点探讨,本文以V7的IDELAY2和IDELAYCTRL来整理,对基本的东西没有展开,如果使用过这类SelectIO Primitives的,希望有所帮助。原创 2021-01-25 01:29:28 · 10492 阅读 · 2 评论 -
QuestaSim与Vivado有关仿真库深入理解
使用Vivado自带的simulator时,不需要编译仿真库,仿真库本身就存在,它在这里,如下图,但当使用第三方simulator时就必要要为该simulator编译专门的仿真库。 这些仿真库包括了元件与IP的形为、时序等模型,不编译是不行的,但只需要开始使用时编译一次就好。上图中VHDL和Verilog目录有许多基本元件件的描述,当一个项目想摆脱对某公司器件的依赖时,打算从基本元件自己描述起,比如寄存器,触发器等,可以直接用来修改。注意文件所在路径用Vivado的库编译工具com..原创 2021-01-22 01:49:52 · 5061 阅读 · 4 评论