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原创 一小段python代码,解决学校校园网,不能自动登录

python,校园网,自动输入

原创 vscode刷力扣出现undefined

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原创 stm32-学习基本内容,时钟,端口复用和映射,中断-day2

时钟系统一.在STM32中，有五个时钟源，为HSI、HSE、LSI、LSE、PLL。①HSI是高速内部时钟，RC振荡器，频率为8MHz。②HSE是高速外部时钟，可接石英/陶瓷谐振器，或者接外部时钟源，频率范围为4MHz~16MHz。③LSI是低速内部时钟，RC振荡器，频率为40kHz。④LSE是低速外部时钟，接频率为32.768kHz的石英晶体。⑤PLL为锁相环倍频输出，其时钟输入源可选择为HSI/2、HSE或者HSE/2。倍频可选择为2~16倍，但是其输出频率最大不得超过72MHz。相关函数

原创 stm32-学习基本内容,烧写,调试-day1

配置keil5,使用例程,用ST-link 烧写1.ST-link里JATG和SW是两种调试模式, SWD模式比JTAG在高速模式下面更加可靠。在大数据量的情况下面JTAG下载程序会失败，但是SWD发生的几率会小很多。基本使用JTAG仿真模式的情况下是可以直接使用SWD模式的，只要你的仿真器支持。调试方法1.下载2.开始调试3.几种调试方法...

原创 软件设计师考试真题链接

20202019上半年2019下半年2018上半年2018下半年2021部分只有题目,答案可以自己找一下,

原创 JSP 基本语法

JSP 基本语法1.page指令 <%@ page 属性1=“值1” …%> 定义当前jsp页面的属性language 指定JSP页面脚本语言import 引用脚本语言中使用到的类contenType 指定JSP页面所采用的编码方式2.include指令 <%@ include file = “文件的url” &> 声明方法或变量3.tablib 指令 标签库,自定义标签<%@ taglib 属性1= “值1” …%> 自定义标签

原创 pv操作

原创 逻辑运算

module alutask(code,a,b,c);input[1:0]code;input [3:0]a,b;output [4:0]c;reg [4:0] c;task my_and;input [3:0]a,b;output [4:0]out;integer i; begin for(i=3;i>=0;i=i-1) out[i]=a[i]&b[i]; endendtaskalways@(code or a or b) be

原创 有限状态机 11001

module seq_11001_1(input clk,output led);reg [31:0] divclk_cnt=0;reg divclk=0;reg q0=0;reg q1=0;reg q2=0;always@(posedge clk)begin //if(divclk_cnt==25000000) if(divclk_cnt==25) begin divclk=~divclk; divclk_cnt=0; end.

原创 阶乘

Verilog设计代码`timescale 1ns / 1psmodule funct(clk,n,result,reset);output[31:0]result;input[3:0]n;input reset,clk;reg[31:0]result;always@(posedge clk) begin if(!reset)result<=0; else begin result<=2*factorial(n); end

原创 译码器

Verilogmodule decode4_7(decodeout,indec );output[6:0]decodeout;input [3:0] indec;reg[6:0]decodeout;always@(indec) begin case(indec) 4'd0:decodeout=7'b1111110; 4'd1:decodeout=7'b0110000; 4'd2:decodeout=7'b1101101;

原创 四位超前进位加法器

四位超前进位加法器 门级建模module FullAdder(A, B, CarryIn, Sum, CarryOut);output Sum, CarryOut;input A, B, CarryIn;wire A,B,CarryOut,Sum;wire A_bar,B_bar,CarryIn_bar;not not1(A_bar, A);not not2(B_bar, B);not not3(CarryIn_bar, CarryIn);and and4(and4_out, A_bar,

原创 计算机网络实验静态路由和动态路由RIPv2

实验软件 cisco packet tracer分配校区 A B C D.pkt文件分享链接：https://pan.baidu.com/s/1NJwbU2Rs_xMhZpycGo5VAg提取码：6666

原创 verilog 四位全加器

行为级建模module adder4_1( //串行a,b,cin,sum); input [3:0]a,b;input cin;output [3:0]sum;assign sum=a+b+cin;endmodule仿真module sim1(); reg [3:0] a,b; reg cin; wire [3:0]sum; initial begin #10 a=4'h0001;b=4'h0001

原创 数据结构01

数据结构:01顺序表新手入门如有问题可以交流简单的顺序表定义`#include<stdlib.h>#include<stdio.h>#include<malloc.h>#define MAXSIZE 100typedef int ElemType;typedef struct { ElemType data[MAXSIZE]; int length;}SqList;void Display(SqList *L){ pr

原创 leetcode刷题

leetcode1 两数之和c语言c语言int *twoSum(int *nums , int numsSize , int target , int *returnSize){ int i = 0 , j = 0; *returnSize = 2; // 返回大小为2 int *a = (int *)malloc(sizeof(int) * 2); //申请内存2个int大小 for(i = 0;i<numsSize;i++) //循环

原创 VSCODE 一建傻瓜式配置 软件分享

首先感谢作者的软件接下来直接上网站https://sdchao.lanzous.com/ibvyfbc 下载既用作者的软件轻松帮助了向我这样的小白，跪谢。。。。未能联系到作者就发出了只是想帮助那些和我一样配置困难的用户 嘿嘿 ，大家要是感谢 就去b站给他点点关注 三连 投币 哈！...