make和makefile
make工具
make工具根据文件的时间戳的更新来编译更新之后的文件,没有改变的不会再去编译
make是一个解释器,解释makefile或者Makefile文件
makefile文件里面放的是编译规则
例如:
all:(标签)
(tab空格)编译规则
makefile的一般形式:
目标文件:依赖文件
(tab空格)编译规则
目标文件是我们要生成的文件,依赖文件是生成这个文件所需要的文件
逻辑:生成目标文件要去找所需要的依赖文件,如果依赖文件没有,继续去找生成这个依赖文件的依赖文件,
直到找完或报错
例如:
zc:computer.o main.o
gcc computer.o main.o -o zc
computer.o:computer.c
gcc -c computer.c -o computer.o
main.o:main.c
gcc -c main.c -o main.o
clean:
rm main.o computer.o zc
make clean:删除生成的文件
make -f 指定的makefile文件名
makefile的变量
和shell脚本的变量类似,只是你要调用这个要加标签
普通赋值:变量会随着赋值的改变而改变
a=12
b=34
b=$a
a=56
all:
@echo $a
@echo $b
结果:
56
56
注意:需要加标签,@隐藏过程
立即赋值:只赋值当前值,后需更改的不会再赋值
a=12
b=34
b:=$a
a=56
all:
@echo $a
@echo $b
询问赋值:询问当前变量前面有没有被赋值,如果有,此次赋值无效
a=12
b=34
b?=$a
a=56
all:
@echo $a
@echo $b
~
56
34
追加赋值:将后面的赋值内容连接到前面的内容
a=12
b=34
b+=hello
a=56
all:
@echo $a
@echo $b
56
34 hello
用变量编译文件:
CC=gcc
TARGET=zc
OBJS1=computer.o
OBJS2=main.o
$TARGET:${OBJS1} ${OBJS2}
${CC} ${OBJS1} ${OBJS2} -o ${TARGET}
${OBJS1}:computer.c
${CC} -c computer.c -o ${OBJS1}
${OBJS2}:main.c
${CC} -c main.c -o ${OBJS2}
clean:
rm ${OBJS1} ${OBJS2} ${TARGET}
makefile里面的特殊变量:
$@:目标文件
$^:依赖文件
%:通配符
CC=gcc
TARGET=zc
OBJS1=computer.o
OBJS2=main.o
${TARGET}:${OBJS1} ${OBJS2}
${CC} $^ -o $@
%.o:%.c
${CC} -c $^ -o $@
clean:
rm ${OBJS1} ${OBJS2} ${TARGET}