Verilog
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mwc1586
这个作者很懒,什么都没留下…
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Verilog 同步FIFO设计
module sync_FIFO(clk,rs_n,full,empty,count,r_en,w_en,in_s,ou_s); input clk;//时钟信号 input w_en;//写使能,高电平有效 input r_en;//读使能,高电平有效 input rs_n;//复位信号,低电平复位 input [7:0]in_s;//输入数据信号 output reg full;//满信号,高电平有效 output reg empty;/...原创 2021-09-02 23:33:02 · 165 阅读 · 0 评论 -
Verilog左移位
////////////////////////////////////////////////Verilog左移位、、、、、、、、、、、//////////////////////////////////////module shift_left(clk,rs,in,out); input clk;//时钟信号输入端口 input rs;//高电平复位信号端口 input [7:0]in;//数据输入信号端口 output reg[7:0]out;//数据输出信号端口...原创 2021-07-18 20:54:40 · 4826 阅读 · 1 评论 -
Verilog右移位
module Shift_right(clk,rs,in,out); input clk;//时钟信号输入端口 input rs;//高电平复位信号端口 input [7:0]in;//数据输入信号端口 output reg[7:0]out;//数据输出信号端口 always@(posedge clk)begin if(rs)begin//如果复位信号为高电平 out<=8'b0; end ...原创 2021-07-18 20:54:18 · 1447 阅读 · 0 评论