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Verilog
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这个作者很懒,什么都没留下…
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VSCode配置Verilog/SystemVerilog开发环境(五)实战技巧
这里写自定义目录标题VSCode配置Verilog/SystemVerilog开发环境(五)实战技巧1. 双向端口,快速插入字符VSCode配置Verilog/SystemVerilog开发环境(五)实战技巧Verilog/SystemVerilog开发,实战技巧。(最近有点忙,有空就写一个,持续更新中。。。)1. 双向端口,快速插入字符需要快速地在双向端口中插入字符。如:AXI-4接口,共34个端口一次性插入完成。先看效果按键:34gbA[i说明:将光标处理第一行,通过VSCO原创 2022-03-07 00:03:53 · 2135 阅读 · 0 评论 -
VSCode配置Verilog/SystemVerilog开发环境(四)常用操作
目录1.快速代码片段1.1.模板创建1.2.补全设置修改1.3. 快捷键修改2.编辑效率的提升本节将要实现的功能:快速代码片段编辑效率的提升待更新1.快速代码片段1.1.模板创建使用VSCODE自带的Snippets实现快速代码片段,对Verilog这种结构化比较强的语言来说,可以大幅提高代码编写效率。使用方法如下:1.在设置中,点击用户代码片段;2.新建全局代码片段文件中有示例说明,去掉注释,保存后,在任意文件中输入“log_test”,回车,即可生成快速的代码片段; "P原创 2021-08-15 22:25:18 · 4646 阅读 · 1 评论 -
FPGA版本管理(三)如何用GIT管理Vivado工程
文章目录1.创建VIVADO工程1.1工程目录结构确定1.2创建工程2.IP Core管理3.生成tcl脚本4.GIT提交5.重构版本GIT管理Vivado工程的流程及步骤:1.创建VIVADO工程1.1工程目录结构确定按以下工程目录结构创建工程。xxx_project -prj -src -xdc -ipcore -coe -ipcore -ipcore -tclTips:目录结构的确定,主要有两个目原创 2020-05-29 23:35:07 · 5201 阅读 · 4 评论 -
AXI4 Lite协议使用笔记
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【杂谈】FPGA之路——Verilog与编辑器的那些事儿Verilog HDL,硬件描述语言的一种,以文本形式描述数字系统硬件的结构和行为的语言[1]。Verilog HDL和VHDL是世界上最流行的两种硬件描述语言。在硬件描述语言中是很流行,但在所有编程语言中,其长期在100名左右徘徊,在TIOBE 2019年2月的排行榜中甚至跌出了前100名,足见其有多小众。「 Verilog与Not...原创 2020-04-04 15:56:56 · 6428 阅读 · 0 评论 -
【小代码】01-去除verilog工程的make_debug的python脚本
参考:【Python库】05—RE正则表达式【Python库】04—glob文件查找import reimport glob#读取整个文件file = glob.iglob(r'.\src\*.v')for i in file: with open(i,'r', encoding='utf-8') as f1: all_text = f1.read...原创 2018-08-05 22:34:44 · 806 阅读 · 0 评论