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RSS订阅原创 SMU架构修改
如功能模块时钟唯一，且频率合适，也可考虑使用axi-interconnect的slave时钟，即没有跨时域问题。跨时钟域的处理分为3类：单bit控制信号，多bit控制信号，数据信号。跨时域处理主要发生在axi-interconnect与各功能模块之间。（上图来自参考文献1.28页）数据流采用异步fifo处理.采用简单的多级打拍。
2024-03-04 17:53:49
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原创 s_axi_lite_interface
虽然尝试将libero的axi_interconnect的接口从AXI4改为AXI4-LITE，但接口并没有减少，只能将不用的悬空。该模块用于处理AXI-LITE总线协议，将总线转为寄存器读写。新版改为了在数据阶段产生。
2024-03-01 13:15:08
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原创 vivado布局报错
报错：Abnormal program termination(EXCEPTION_ILLEGAL_INSTRUCTION)2.Phase 3.6 Small Shape Detail Placement报错。解决：重启电脑 reset implementation 之后通过。
2024-01-30 15:07:16
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原创 vscode导致win10蓝屏
在高性能笔记本Y7000P上安装vscode并安装verilog插件，时不时会蓝屏，不打开vscode目前尚未出现。有时蓝屏之前vscode会先报个错。
2024-01-30 10:35:44
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空空如也
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