该模块负责将V5来的数据缓存至DDR,然后根据一定的策略进行转发,发送至3块K7板(含GPU)。
2024.2.26
仿真如下
测试中,这里将get_cl_status请求设成了发送busy给自己,所以可以看到manager收到busy后一直在发get询问状态。
将返回的busy改成ready后:
complete是由rd_data_req延迟10拍模拟的,可以看到一直在循环读数据。
该模块负责将V5来的数据缓存至DDR,然后根据一定的策略进行转发,发送至3块K7板(含GPU)。
2024.2.26
仿真如下
测试中,这里将get_cl_status请求设成了发送busy给自己,所以可以看到manager收到busy后一直在发get询问状态。
将返回的busy改成ready后:
complete是由rd_data_req延迟10拍模拟的,可以看到一直在循环读数据。