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FPGA
文章平均质量分 78
night_Ray
这个作者很懒,什么都没留下…
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高云Combat 18K----图像融合
高云FPGA----图像融合原创 2022-07-12 17:34:35 · 1091 阅读 · 2 评论 -
牛客网verilog刷题----基础语法
四选一多路器`timescale 1ns/1nsmodule mux4_1(input [1:0]d1,d2,d3,d0,input [1:0]sel,output [1:0]mux_out);//*************code***********//// wire d1,d2,d3,d0,sel;// wire mux_out; reg[1:0] mux_out1; always@(*)begin case(sel) 2'b00:beg原创 2022-06-26 21:36:01 · 344 阅读 · 0 评论 -
《搭建你的数字积木 数字电路与逻辑设计》(1)
第一部分 逻辑设计基础逻辑设计概述及vivado基础布尔代数和Verilog基础逻辑设计概述及vivado基础布尔代数和Verilog基础原创 2021-07-02 12:32:10 · 2576 阅读 · 12 评论 -
《搭建你的数字积木 数字电路与逻辑设计》(2)
第二部分 常用逻辑设计模块串行通信接口控制器UART 异步收发传输器(Universal Asynchronous Receiver/Transmitter)PS/2协议SPI协议I2C协议RAM接口控制器串行通信接口控制器UART 异步收发传输器(Universal Asynchronous Receiver/Transmitter)主要功能分为三个模块,老生常谈的时钟模块,还有一个rx_uart和一个tx_uart模块,rx_uart负责接收来自外界的消息,并将其传给tx_uart模块,而tx_u原创 2021-12-20 19:25:08 · 670 阅读 · 0 评论 -
FPGA接口实现----增量式编码器
FPGA接口实现----增量式编码器前言一 增量式编码器原理介绍二 硬件实现三 测试平台四 总结前言实验室的Zynq项目中要求在PL端实现一个增量式编码器实时的数据检测。本次项目中其实有着两套编码器,其中电机后有一套编码器负责测量各个电机的速度;另外,每条腿上还外接了一组编码器负责位置信息的测量。电机内置的编码器通过伺服驱动器可以直接通过CAN总线得到数据;而外接的编码器则是A,B,Z三相输出需要在PL端构建合适的信号处理模块。一 增量式编码器原理介绍增量式编码器是一种将位移信息转换成周期性电信号,原创 2022-06-08 16:28:50 · 4213 阅读 · 6 评论 -
有限状态机 FSM——Finite State Machine
有限状态机1.状态机的结构2.Mealy状态机和Moore状态机3.用Verilog来描述可综合的状态机1.状态机的结构其中F和G是两个有关状态的函数,状态寄存器一般是采用正跳边沿触发的D触发器,n个触发器最多记住2^n个状态。2.Mealy状态机和Moore状态机上图是Mealy状态机,其输出不仅取决于当前状态还受输入的影响,Moore状态机的输出仅取决于当前状态。3.用Verilog来描述可综合的状态机二进制编码所需寄存器数量少,但是用的组合逻辑多;独热码占用寄存器数量多,组合逻辑少;原创 2021-06-25 14:11:23 · 579 阅读 · 0 评论 -
FPGA实验---数码管秒表显示实验
实验主要分为两大块:第一部分就是秒表的实现功能;第二部分就是数码管显示功能;在这之前由于我们外部有启动,暂停的按钮,为了防止按键亚稳态需要打两拍寄存;其中秒表显示部分主要实现是:外部时钟采用10MHz的时钟频率,秒表的最小单位为0.1秒,也就是每振动10^6下计数一次, 2^20=1 048 57, 用一个 reg[19:0] cnt_time来计数,cnt_time_en使能,cnt_time_cl清零,三个数码管显示器,最多从00.0计数到99.9,reg[9:0]data_tem负责每0.原创 2021-06-21 15:59:45 · 3015 阅读 · 0 评论