【学习】【FPGA】quartus II…

原文地址：【学习】【FPGA】quartus II 全编译出现时序警告 作者：ahuwy03

用quartus II 全编译 dspbuilder生成的project出现时序警告：

Critical Warning: The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command.
 Critical Warning: From Clock (Rise) to Clock (Rise) (setup and hold)

 

Clock是我的时钟信号。

 

菜鸟一个，看不懂什么意思，就百度了一下，发现只有提问者没有回答者。再GOOGLE，这次有回答者，不过是在Altera BBS上的，看不明白老外一堆一堆说的啥。但是通过GOOGLE找到一份Altera 的资料，《HardCopy II Clock Uncertainty Calculator》，里面说到了 no clock uncertainty assignment的问题，

例子：

set_clock_uncertainty -setup -from clk_source -to clk_destination 0.150

看的也不是很懂，不过依样画葫芦的找到了解决方法。

首先看命令 derive_clock_uncertainty 的帮助，再根据自己的问题在*.sdc文件中加入

set_clock_uncertainty  -setup -rise_from Clock -rise_to Clock 0.150

set_clock_uncertainty  -hold -rise_from Clock -rise_to Clock 0.150

保存，重新编译。严重警告就消失了。

 

既然百度都很少有人问这类问题，说明出现的很少，为什么我会出现这样的问题呢，这也是一个问题。另外project的功能（functional）仿真可以出现output波形，但是时序(Timing)仿真output无输出，这也是一个大问题，还没有解决，尽快解决！