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FPGA/NIOSII
文章平均质量分 71
originalsinQ
这个作者很懒,什么都没留下…
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Quartus警告分析 warning(常遇到的…
1.Found clock-sensitive change during active clock edge attime on register "" 原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确. 措施:编辑vector source file 2原创 2014-03-04 13:50:43 · 2544 阅读 · 0 评论 -
由QSF生成SDC约束文件
QSF是Quartus SettingsFile的缩写,包含了一个Quartus工程的所有约束,包括工程信息、器件信息、引脚约束、编译约束和用于ClassicTiming Analyzer的时序约束。 SDC是Synopsys DesignConstraints的缩写,该文件用于TimeQuest TimingAnalyzer的时序约束和定制报告。在TimeQuest中把Clas原创 2014-03-04 13:50:48 · 2958 阅读 · 0 评论 -
EP3C25的EPCS_controller引脚配置…
建立nios ii软核+sdram+epcs_controller+jtag uart+sys id,根据的黑金的“niosii那些事儿”,结果发现epcs_controller那个模块比黑金上面的多了几个引脚出来,不知所错。。。经过惨烈的搜索终于找到解决方法,坑爹的cycloneiii系列啊。。。。方法如下:(手册中的EPCS部分都有的)In Cyclone? III devic原创 2014-03-04 13:50:31 · 1796 阅读 · 0 评论 -
异步fifo的verilog代码
module FIFO(Wr_Clk,//write FIFO clock nWr, //write FIFO signal Din, //write FIFO data Rd_Clk,//read FIFO clock nRd, //read FIFO signal Dout, //read FIFO data Full, // 1原创 2014-03-04 13:50:24 · 1060 阅读 · 0 评论 -
关于NIOS II的DMA controller
不过,请人帮忙调通了API版的DMA,但是8bit和16bit的可以进行DMA传输,32bit的传输不成功~#include #include #include "sys/alt_dma.h"#include "system.h"static volatile int rx_done = 0;void done (void* handle, void* da原创 2014-03-04 13:50:14 · 1192 阅读 · 0 评论 -
【学习】【FPGA】quartus II…
原文地址:II 全编译出现时序警告">【学习】【FPGA】quartus II 全编译出现时序警告作者:ahuwy03用quartus II 全编译 dspbuilder生成的project出现时序警告:Critical Warning: The following clock transfers have no clockuncertainty assignment. For more ac转载 2014-03-04 13:50:50 · 1961 阅读 · 0 评论 -
编译后出现critial warning,找不…
编译后出现critial warning,找不到约束文件编译之后出现critialwarning,如下:Critical Warning: Synopsys Design Constraints File file not found:pro1.sdc'. A Synopsys Design Constraints File is required by theTimeQuest T原创 2014-03-04 13:50:45 · 1260 阅读 · 0 评论 -
FPGA中跨时钟域的信号处理--异步FI…
异步FIFO方式的原理:FIFO两侧会有相对独立的两套控制总线。若写入请求wrreq在 写入时钟wrclk的上升沿处于有效状态,那么FIFO将 在该时钟沿将锁存写入数据总线wrdata。同理,若读请求rdreq在 读时钟rdclk的上升沿处于有效状态,那么FIFO将 把数据放置到读数据总线rddata上,外部逻辑一般在下一个有效时钟沿读取该数据。FIFO一般还会有指示内部状态的一些接口原创 2014-03-04 13:50:21 · 942 阅读 · 0 评论 -
Nios II的Boot过程分析(转载)
目录1 概述 2 几种常见的boot方式 2.1 从EPCS串行存贮器中boot 2.2 从外部CFI并行flash中boot 3 从EPCS中boot 3.1 EPCS控制器的bootloader分析 3.2 EPCS控制器 3.3 EPCS串行存贮器件 4 从并行flash中boot 4.1 并行flash配置控制器 4.2 直原创 2014-03-04 13:50:19 · 945 阅读 · 0 评论 -
SRAM与SDRAM的比较(转自CSDN)
内存在电脑中起着举足轻重的作用,一般采用半导体存储单元,包括随机存储器(RAM),只读存储器(ROM),以及高速缓存(CACHE)。按内存条的接口形式,常见内存条有两种:单列直插内存条(SIMM),和双列直插内存条(DIMM)。SIMM内存条分为30线,72线两种。DIMM内存条与SIMM内存条相比引脚增加到168线。DIMM可单条使用,不同容量可混合使用,SIMM必须成对使用。 按内存的原创 2014-03-04 13:50:09 · 505 阅读 · 0 评论 -
FPGA编译时出现常见的错误Critical…
先说下quartus对这个的解释:Timing requirements not met。CAUSE: One or more analyses arefailing timing (negative slack).ACTION: Analyze thedesign in the TimeQuest Timing Analyzer to verify that th原创 2014-03-04 13:50:41 · 1629 阅读 · 0 评论 -
FPGA EPCS烧写及NiosII Flas…
原文地址:EPCS烧写及NiosII Flash烧写过程">FPGA EPCS烧写及NiosII Flash烧写过程作者:无名指简述Altera CycloneII FPGA EP2C35F672C8的EPCS16的 AS(ActiveSerial主动配置)的配置方法及将NiosII用户程序下载到CFI_Flash的基本方法。1.FPGA SopcBuilder的基本配置。Quartus转载 2014-03-04 13:50:28 · 1090 阅读 · 0 评论 -
Nios II Step By Step 3--Nios II …
Nios II Step By Step 3--Nios II 中的DMANios II Step By Step 3--Nios II 中的DMA8X# s S$ F4 wwww.fpga-design.net/ X; K1 Q M(Z; o4 S1 j9 [有了上一讲HAL的基础,我们来关注一下DMA在NIOS中的实现和编程。DMA是个老问题了,从8086/8088一直到现原创 2014-03-04 13:50:16 · 586 阅读 · 0 评论 -
NIOS中各程序存储器的关系
NIOS中各程序存储器的关系在FPGA开发板上都有几种不同的存储器,比如SDRAM,FLASH,EPCS,还有内部onchipmemory,这几种存储器间是如何通信或者构建一个系统。该如何搭配他们呢,不少人都问到这个问题。在这里我做个总结以方便初学者的学习。 首先看看在sopc builder中resetaddress和nios IDE中System Library中的progra原创 2014-03-04 13:50:12 · 745 阅读 · 0 评论 -
FPGA编译时出现常见的错误Critical…
先说下quartus对这个的解释:Timing requirements not met。CAUSE: One or more analyses arefailing timing (negative slack).ACTION: Analyze thedesign in the TimeQuest Timing Analyzer to verify that th原创 2014-03-04 13:50:38 · 1612 阅读 · 0 评论