ciscomonkey的博客

create_clock 的波形的顺序只能是先 rise接着是fall, 然后波形时间数值是增加的。也就是说时钟在10ns上升，在15下降。也就相当于是在0ns上升，5ns下降。因此，假如说我要定义一个时钟为0-5为低电平，5-10为高电平的波形。用来创建时钟，以及时钟的波形。

如何选取path?

【ASIC】时序分析实例之如何看懂时序报告。

【皮特派】芯片的上电时序经验谈。

本篇文章记录的是 什么是recovery 和remove check。

本篇文章介绍的是跨时钟分析和多时钟域分析本篇文章是视频笔记加上自己的感悟理解：10-特殊时序检查-多时钟。

require time：就是时钟的采样check位置，比如说对于setup的check，那么就是check 一个period的位置。对于hold的check，就是check当前时刻，根据setup check/hold check， require time（需求时间）当然不同。

本篇文章介绍的是如何去分析timing。

本篇文章，介绍的是timing exception。

如上图所示，我们需要设置的是1、时钟周期2、set_clock_uncertainty 包括了skew和jilter等不确定因素，同意放在uncertainty中3、set_clock_latency 指的是network delay，也就是时钟线net的延迟。4、set_input_delay/set_output_delay 也就是数据data到达端口的延迟delay，以及数据输出后，在端口外的延迟delay。5、set_false_path 指的是不用去分析的false path，比如异步时

由于项目中需要我去接手STA方面的知识，因此需要赶紧补一下Primetime的知识，要把握好至少一天一讲的进度，力争一周的时间把STA的基础拿下。

PDL的注释是**#** 而不是双反斜杠，反斜杠会报错。

参考ug P23-29请勿随意转载CSDN博主：ciscomonkey在我看来ICL instrument包括了TDR、SIB、TAP 这些，以及IP（EDT等），MBIST 等，只要在ICL里面用module描述的，就是instrument。下面是对一个叫tdr1的标准件进行描述如下图所示，橘色框里的都是keywords，这些key words让工具十分清楚TDR的行为，比如se拉高就会shift in。在ICL里面和PDL里面都没法定义时钟周期。上面是一个ICL instrument 描述的

本篇文章是博主阅读tessent IJTAG ug的笔记，如果有理解不正确的地方，还请各位大佬指出。IJTAG也称之为1687协议，而tessent的IJTAG ug是对IJTAG协议的提炼，因此读者不需要去全部阅读IJTAG的协议，只需要阅读tessent IJTAG ug即可。Tessent IJTAG主要由三部分组成：Hardware rule(硬件语言): 包括port的function，timing，connction rulesInstrument Connectivity Languag

-stil stil_filename该选项可以是spf文件（stil procedure file）, 或者也可以是CTL文件。-TPF tpf_filename该选项指的是tessent procedure file，也就是说为stil2mgc 吐出来的procedure文件。-dofile dofile_name该选项为指定生成的dofile文件，如果没有指定，将使用stil文件名，后缀为dof-flex_dofile指的是生成用于Flex（美国伟创力公司）的dofile文件-alias Mi

【问题背景】有时候，我们需要验证自己的一些对DC或者对tessent的想法，我通常会手写一个最简单的netlist，首先需要在本子上画出电路结构图，然后，找到一个项目的网表，然后找一些SDFF ，AND ,OR等一些标准的std cell。 然后像乐高积木一样去手写netlist。这个思维非常有利于你去验证自己的猜想，真正理解userguide里面的说法。但是，对于一些大公司来说，这个项目的library，很多时候都被封装起来了，所以在link的时候，导致不能unsolve。【解决办法】：首先在项目

本篇文章是tessent的第七章， Running ATPG pattern，本文是对该ug的理解，并非对其完全的翻译。使用Tessent的 ATPG context 有两种Flow，一种是由Tessent scan 串完scan后，一种不是由Tessent scan串完，比如用DC串完后，然后使用Tessent 完成ATPG。...

默认情况下工具是会先生成basic scan pattern，basic scan pattern是将一组values 给所有的scan cells( load in)，以及 primary PI，另外再所有的primary output 以及scan cell上进行观察（measure po）, 工具会使用默认的scan clock 来抓取数据到observable scan cells(capture_clock_on,capture_clock_off) . 每一只pattern都是独立的。....

为什么要做基于timing的仿真，意义在于可以比较ATPG工具和simulator工具的差异性。因为时序的差异导致不同的结果。首先你需要通过write_patern 这句cmd来写出pattern，默认是parallel 模式，除非你用-serial 指定写出serial, 因为serial 文件非常大，所以你可以使用-sample 开关写出部分pattern即可，工具会根据每一种pattern 类型都会至少保存一只。另外，你也可以使用-start -end 开关来减少文件大小，但是这样的截取，是不可靠的

本篇文章是记录Tessent scan ATPG系列本文并非是对userguide的完全翻译，而是自己对userguide的理解，此外，有部分比较深入的内容可能需要后续实验验证。本系列并不对tessent scan做过多描述。请勿随意转载：CSDN 博主： ciscomonkey一种是在使用tessent scan之后使用ATPG另一种是使用第三方工具，如snps的DFTC之后使用tessent的ATPG。这里我们仅仅介绍without tessent scan之后tessent ATPG:对于t