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FPGA
Paul_Yu_Zhang
从事linux开发工作stm32
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FPGA学习2- Modelsim仿真
前仿真和后仿真区别1.前仿真: 不考虑延迟,也叫功能仿真2.后仿真:考虑延迟,也叫时序仿真联合仿真步骤:1 .Quartusii 和Modelsim先联合起来2. Quartusii 生成 Test bench文件模版 (.vt文件)3. 编辑激励文件4. Quartusii 关联激励文件5. RTL仿真(功能仿真)6. Gate level仿真(时序仿真)...原创 2020-09-23 00:05:17 · 415 阅读 · 0 评论 -
FPGA学习1- Verilog HDL语法学习
一.模块module xxx(输入、输出) 输入/输出端口定义...... 信号类型声明...... 逻辑功能定义......endmodule其中逻辑功能定义:二. 数据类型和运算1.常量类型一种为连线型,另一种为寄存器型①,整数②,实数③,参数型3.变量类型①.连线型②,寄存器型③,momery型4.运算符和c语言类似的不做说明,着重说下特有的...原创 2020-09-21 16:39:28 · 249 阅读 · 0 评论 -
Verilog语法之参数传递
用parameter来定义一个标志符代表一个常量,称作符号常量,他可以提高程序的可读性和可维护性。parameter是参数型数据的关键字,在每一个赋值语句的右边都必须是一个常数表达式。即该表达式只能包含数字或先前已经定义的参数。parameter msb=7; //定义参数msb=7parameter r=5.7; ...原创 2020-03-30 22:18:47 · 15211 阅读 · 0 评论 -
Testbench(激励)文件的编写:
编写testbench文件的主要目的是为了对使用硬件描述语言( Verilog HDL或者VHDL)设计的电路进行仿真验证,测试设计电路的功能、部分性能是否与预期的目标相符。本文使用的为简单的 Led流水灯的例子:led_demo.v//模块module led_demo( input sys_clk , //系统时钟 input sys_rst_n, //系统复位,低电平有效...原创 2020-03-24 23:04:23 · 14397 阅读 · 1 评论