Verilog语法之参数传递

最新推荐文章于 2024-07-05 18:09:16 发布

Paul_Yu_Zhang

最新推荐文章于 2024-07-05 18:09:16 发布

阅读量1.6w

点赞数 14

分类专栏： FPGA 文章标签： fpga verilog

本文链接：https://blog.csdn.net/Paul_Yu_Zhang/article/details/105209801

版权

FPGA 专栏收录该内容

4 篇文章 2 订阅

订阅专栏

用parameter来定义一个标志符代表一个常量，称作符号常量，他可以提高程序的可读性和可维护性。

parameter是参数型数据的关键字，在每一个赋值语句的右边都必须是一个常数表达式。即该表达式只能包含数字或先前已经定义的参数。

parameter     msb=7;                 //定义参数msb=7
parameter     r=5.7;                   //定义r为一个实型参数5.7
parameter     byte_size = 8, ;        //利用常数表达式赋值，数字
parameter     byte_msb = byte_size-1; //利用先前已经定义的参数赋值

参数型常量经常用于定义延迟时间和变量宽度。在模块和实例引用时，可以通过参数传递改变在被引用模块或实例中已经定义的参数。

一. module内部有效的常量定义

module exam_prj
     //此处的参数WIDTH表示只在端口设置时使用
     #(parameter WIDTH=8) 
     //端口内的参数只能在这使用 
     (
         input [WIDTH-1:0] dataa,//[WIDTH-1:0]
         input [WIDTH-1:0] datab,
 
         output reg [WIDTH:0] result
     );

 parameter Conuter = 4'd111;//用于代码部分的参数
//代码部分省略

这里出现的两个参数parameter，第一个WIDTH表示只在端口设置时使用，后面的Conuter 是对于模块内部的使用。

二、参数传递

传递的方法：
1、module_name

#( parameter1, parameter2)

inst_name( port_map);

 module adder_16(sum,a,b);
   parameter time_delay=5,time_count=10;
             ......
 endmodule


 module top;
   wire[2:0] a1,b1;
   wire[3:0] a2,b2,sum1;
   wire[4:0] sum2;
   adder_16  #(4,8)  AD1(sum1,a1,b1); //传入参数之后time_delay=4,time_count=8
 endmodule

2、module_name

#( .parameter_name(para_value), .parameter_name(para_value) )

inst_name (port map);

//例化代码
  exam_prj//---------
     #(
          .WIDTH(8),  
          .Conuter_Top(4'd5)
     )

     exam_prj_inst//------*注意例化时的名字在这个位置*
     (
         .dataa(dataa),
         .datab(datab),
         .result(sum)
     );

3、在多层次的模块中，改变参数需要使用defparam命令。

defparam Test.T=2； //Test、T分别是高层模块中的底层模块实例。

参数需要写绝对路径来指定。

//模块Sub_Modu
module  Sub_Modu;
 parameter W1=4;
 ...
endmodule



//顶层模块
module Sub_modu;
 ...
 defparam  Sub_T.W1 =8; //W1传入8
 Sub_Modu  Sub_T;
 ...
endmodue

三. 子模块调用子模块

//子模块的子模块
module  Sub_Sub_Modu;
 parameter W1=4;
 ...

endmodule


//子模块
module Sub_modu;
 parameter W=8;
 ...
 Sub_Sub_Modu  #(W) ( ); //传入参数W
 ...
endmodue


//顶层模块
module Main_Modu ;
 ...
 Sub_Modu #(16) ;  //传入参数W, 这样W和W1都是16位
 ..
endmodue