Verilog中的常量、变量、常用的关键词

本文介绍了Verilog编程中的常量表示方法,包括整数、x和z的特殊含义,负数的表示,以及参数的定义和作用。接着讲解了变量类型,如wire型用于组合逻辑信号,reg型代表触发器并在"always"模块中使用,以及memory如何建模存储器。这些基础知识对于理解Verilog代码至关重要。
摘要由CSDN通过智能技术生成

一.常量

(1)整数

       1)表示方法

        进制表示(二、十、十六、八)符号:b(B)、d(D)、h(H)、o(O);

       2)格式:

       a.<位宽><进制><数字>,这是一种全面的表示方法。

       b.在<进制><数字>这种描述方法的时候,数字的位宽常常采用默认(一般为32位)。

       c.在<数字>这种描述中采用十进制的表示方法。

(2)x和z,

     在数字电路中,x代表不定值、z代表高阻。一个x可以表示十六进制的4位二进制表示状态。八进制的三位,二进制的一位,z类似。(有时可以用?来表示高阻,常在 

     case语句中使用,    以增强语句的可读性)。

(3)负数

     一个数可以被定为负数,只要在位宽表达式的前面加一个负号,减号必须在数字定义表达式的前面。

(4)下划线

    为了增强程序的可读性。它不可在进制和位宽之间,只允许在数字和数字之间。

例如:

     16‘b1001-1010-1110-1111    //合法

     16‘b-1001-1010-1110-1111    //不合法

(5)参数(parameter)

      1)定义

      定义一个标识符代表一个常量,称为符号常量。

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