FPGA
破风浪挂云帆
这个作者很懒,什么都没留下…
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Veriog中的四种结构(initial,always,task,function)
一,initial作用:initial语句用于变量的初始化。。。注意:一个模块中可以有多个initial语句。。。所有的initial语句是并行的。二.always 声明格式: always 注意:1)always语句由于其不断的活动,一般与时序控制一起结合实用。 2)always可等待与电平敏感是触感事件。e.g 1)原创 2013-12-16 18:35:34 · 4643 阅读 · 0 评论 -
Quartus II12.0在modelsim10.0d下的仿真
最近毕业设计用到FPGA,也是刚开始学。在软件安装这里遇到一些问题,在这里分享一下。首先安装Quartus II12.0,modelsim10.0d这两款软件。Quartus II12.0可能有三个安装包,最好每个都要安装。其实就是傻瓜式的安装,直立不再累赘。modelsim10.0d安装也是傻瓜式的。Quartus II12.0的破解方式我就不再说了,自行百度。我原创 2015-01-25 14:06:22 · 2908 阅读 · 0 评论 -
如何编写testbench的总结(非常实用的总结)
如何编写testbench的总结(非常实用的总结) 1.激励的设置相应于被测试模块的输入激励设置为reg型,输出相应设置为wire类型,双向端口inout在测试中需要进行处理。方法1:为双向端口设置中间变量inout_reg作为该inout的输出寄存,inout口在testbench中要定义为wire型变量,然后用输出使能控制传输方向。eg:inout [0:0] bi转载 2013-12-28 00:10:32 · 3292 阅读 · 0 评论 -
Verilog中的wire和reg区别
首先Verilog中物理数据可以分为线型和寄存器型,在数据定义的时候我们容易混淆。在这里我们一wire和reg为区别讨论它们的区别。主要讨论几大区别:一.reg相当于寄存器,wire相当于物理连线。。。。二.reg寄存器保持最后一次赋值,但是wire却需要连续的驱动。。三.输入端口可以是wire/reg驱动,但输入端只能是wire。输出端只能是wire驱动,但输出端口可以是wire原创 2013-12-27 23:19:04 · 1924 阅读 · 2 评论 -
Verilog中的function
省去函数的格式,主要来看看函数的调用。先举个例子: function[7:0] getbyte; input[15:0] address; begin getbyte = result_expression; //把结果赋给函数的返回字节 end endmodule 函数的返回值:函数的定义蕴含了与函数同名的、函数内部的寄存器。如果在函数原创 2013-12-23 20:18:47 · 1233 阅读 · 0 评论 -
Verilog的块语句
块语句的类型一.顺序块1)定义:关键字begin——end用于将多条语句组成顺序块。2)特点:a.顺序块中的语句是一条一条按顺序执行的,只有在前面的语句执行完,才会执行后面的语句。(除了带有嵌入延迟语句控制和非阻塞赋值语句)注意:非阻塞语句是在整个块结束之后才会赋值的。b.如果语句包括延时或者事件控制,那么延时总是相对于前面那条语句执行完成的仿真的时间。二并行块1)原创 2013-12-23 14:42:34 · 1045 阅读 · 0 评论 -
modelism仿真生成的文件
波形文件的三个术语:VCD(Value Change Dump)文件,fsdb(Fast Signal DataBase)文件,WLF(Wave Log File). 对于WLF波形日志文件,只要我们使用过modelsim,应该都很熟。但我们在波形窗口观察波形时,仿真结束时都会生成一个*.wlf的文件(默认是vsim.wlf)。我们下次就可以通过通过modelsim直接打开这个转载 2013-12-21 19:13:20 · 1266 阅读 · 0 评论 -
verilog基础(常用的语句)
关于运算符,和C语言基本相同,仅赋值运算符、等式运算符等与C语言不同,另外还有位拼接运算符。1、赋值语句: (1)非阻塞赋值方式, 如 b 特点:块结束后才完成操作,b的值不是立刻改变的。 (2)阻塞赋值方式, 如 b = a ; 特点:赋值语句执行完后,块才结束,b的值是立刻改变的。2、块语转载 2013-12-18 09:42:04 · 7521 阅读 · 0 评论 -
Verilog中的常量、变量、常用的关键词
一.常量(1)整数 1)表示方法 进制表示(二、十、十六、八)符号:b(B)、d(D)、h(H)、o(O); 2)格式: a.,这是一种全面的表示方法。 b.在这种描述方法的时候,数字的位宽常常采用默认(一般为32位)。 c.在这种描述中采用十进制的表示方法。(2)x和z, 在数字原创 2013-12-17 19:37:22 · 18022 阅读 · 0 评论 -
FPGA 亚稳态 双锁存器法
当今的数字电路都是围绕FPGA/CPLD来设计的,首选的方案时采用同步时序电路,也称作单时钟系统设计,电路中所有触发器的时钟输入共享同一个时钟,每个触发器的状态变化都是时钟的上升沿(下降沿)完成的,与时钟脉冲信号同步。但在实际电路中,纯粹单时钟系统信号设计不能完成信号在不同时钟域的传递,跨时钟域的异步时钟设计是不可避免的,异步时序设计中有多个独立的时钟源,不同时钟源存在信号频率和香味的差异,当原创 2017-07-24 11:01:19 · 2583 阅读 · 0 评论