使用标注可以改变总线连接规则
terminal mode bus
分等级电路设计 child sheet
父电路与子电路同时定义一个属性时,父电路的属性生效
工具栏 text script mode
*defind FREQ=30k
subcircuit mode -> default 加输入输出
元器件 edit component 选attach hieracrchy module 可以将元器件改成了电路
module component
.ofm keil上生成可执行文件名加.omf
proteus vsm keil debugger driver 联调试
设置仿真断点 debugging tools 总线 电压 电流 在某些值下触发中
文件命名参数
@dtitle 全局的变量
符号库的创建
待写
元器件的创建
待写
生成网表文件
待写
pcb布局和仿真
待写
-
Framer per Second 帧数
-
Timstep per frame 帧的时间
交互式仿真
待写