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RSS订阅原创 ALTERA SOC开发流程（2）——数据传输篇
从上一篇结束后，我们已经将一个简单的工程搭建完毕，其中包含了一些对ARM端的一些配置信息。红圈中的信息就是对数据传输的一些配置，我们可以看到FPGA 到ARM的数据传输采用的是AXI总线协议，前两个都是高速AXI、最后一个是低速AXI，位宽分别设置成128、32、32bit。Altera还单独给了我们一个对DDR直接操作的接口，位宽设置为64bit。接下来我们开始我们的数据传输之旅，先从最简单的PIO开始。ARM在与FPGA沟通的时候需要我们提供一个中断信号，而这个信号就可以使用PIO进行配置，在I
2020-10-30 14:43:42
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原创 ALTERA SOC开发流程（1）——基础设置篇
接触ALTERA SOC已有一年有余，现在有时间便将一些走过的弯路和一些经验分享给大家。 大家手上一般都是淘宝的开发板或者第三方的开发板，一般都配有详细的文档，但是文档使能体现ALTERA SOC性能的一部分，有些细节上的东西可能照顾的不是很周全，闲话到此为止，开始我们的SOC之旅吧。 我手上使用的是Cyclone V SOC，具体型号是5CSEMA5U23C8，其他型号的Cyclone V SOC只是FPGA逻辑资源的大小区别，ARM端资源都是一样的，当然更高端的Arria 10...
2020-10-26 11:25:19
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原创 FPGA时序分析要点
首先要对全局时钟、外部器件输入时钟（AD）进行约束，其次就是PLL产生的时钟也需要进行约束 AD 这块input delay也得约束 如果时序不收敛则需要检查代码规范 时序电路不允许使用阻塞赋值 高扇出信号使用多个寄存器进行代替，减少net delay 尽量减少嵌套if else语句，会增加延迟 减少组合逻辑使用 有些不需要高时钟的模块可以用低时钟去替代 如果ram资源占用太多可以用分布式的ram去替代下 尽量使用硬核，逻辑生成的布线可能会比较乱 最不济的方法就是打拍，但是会增加late
2020-10-08 11:26:27
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空空如也
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