q774318039a的博客

iverilog的入门用法。

synplify简单教程。

1.结构体和C语言类似，system verilog定义的package，也是一个sv文件，需要被工程当作文件一样添加。如果是inclue的文件，要在工程中设置搜索路径，否则在引用时要用相对工程启动文件的路径。在其他sv文件中，"import dma_define::*;"在最前面添加即可。package dma_define;//M9K max 256*36 72bit//130bittypedef struct packed { logic sop ; .

转载自某处~~~忘了，致谢一下。做了一些小修改。模块读写是分开的，配合串口的收发是最合适不过的。经验证的串口收发见下载，普通情况下使用足够。/*---------------------rx fifo  8*32 -------------------------------- */ reg [7:0]reg_fifo_out; reg rx_reg_fifo_empty,rx_reg_fifo_...

Add   (*mark_debug = "true"*)   before signalRun synthesis ,then  open synthesized Design -> Set Up Debug add or delete signals,   then click ->NextSet ila core option.  Depth can chang...