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zynq linux 相关
1.kernel源码https://gitcode.net/mirrors/xilinx/linux-xlnxhttps://gitcode.net/mirrors/xilinx/linux-xlnx2. uboot源码https://gitcode.net/mirrors/xilinx/u-boot-xlnxhttps://gitcode.net/mirrors/xilinx/u-boot-xlnx3.gcc交叉编译器Arm GNU Toolchain | GNU-A Downloads – Ar原创 2022-02-16 23:01:40 · 454 阅读 · 0 评论 -
AXI Quad SPI读写Flash做远程升级
目录简介AXI Quad SPI IP设置寄存器说明AXI Quad SPI支持的通用命令读flash id读flash 数据擦除扇区写flash 数据注意事项简介 本文简要介绍xilinx 7系的AXI quad spi IP核的使用,主要用于读写boot用的flash(n25q128为例)做在线升级用。本文会略去很多细节,主要是因为我也没有搞得很懂,其次是很多细节可以在其他博客找到介绍。目前为止,我只尝试了使用axi lite接口配置寄存器...原创 2021-11-06 13:03:47 · 9995 阅读 · 27 评论 -
vivado利用write_project_tcl重建工程
vivado工程动辄几百MB,用git管理所有编译文件是极其浪费和不方便的。以下描述讲解如何用write_project_tcl生成gen_prj.tcl,在用sourcegen_prj.tcl生成完整工程。 我常用的目录结构如下:ip_core里放所有IP生成文件,包括bd文件。在生成ip时是可以更改location的,你可以新建ip时就将location修改到ip_core下,也可以建完工程后,在vivado工程中移除该ip,再将该ip文件夹拷...原创 2021-07-14 00:20:24 · 3024 阅读 · 0 评论 -
quaruts/vivado 执行tcl自动添加编译版本信息
1.quartus#!/usr/bin/tclshset d [clock format [clock seconds] -format {%Y-%m-%d %H:%M:%S}]puts stdout $dpost_message -type critical_warning "compile time is: $d"set dat [clock format [clock seconds] -format {%Y%m%d}]set tim [clock format [clock .原创 2021-06-20 15:34:18 · 1350 阅读 · 0 评论 -
查看vivado对应的questasim版本
1.去DocNavs搜索UG973。2.查看对应版本原创 2021-03-09 22:35:00 · 1191 阅读 · 0 评论 -
xilinx oddr idelay用法简单介绍
我们知道xilinx FPGA的selectio中有ilogic和ologic资源,可以实现iddr/oddr,idelay和odelay等功能。刚入门时可能对xilinx的原语不太熟练,在vivado的tools-> language templates中搜索iddr idelay等关键词,可以看到A7等器件下原语模板。复制出来照葫芦画瓢,再仿真一下基本就能学会怎么用了。1.oddr...原创 2019-03-30 13:51:32 · 11775 阅读 · 8 评论 -
xilinx FPGA触发器和锁存器
我们知道触发器是边沿敏感,锁存器是电平敏感的存储单元。那么它们在FPGA内部究竟有什么区别呢?本文通过几个实际的案例来说明。在xilinx 7系列的FPGA中,CLB(Configurable Logic Block)是逻辑实现的主要资源,在ug474中详细介绍了CLB。每个CLB包含两个slices,每个slices由4个(A,B,C,D)6输入LUT和8个寄存器,1个CARRY4,3个MU...原创 2019-03-26 21:52:36 · 8510 阅读 · 5 评论 -
vivado xilinx IOB = true的使用
xilinx FPGA的资源一般指IOB,CLB,BRAM,DCM,DSP五种资源。其中IOB就是input/output block,完成不同电气特性下对输入输出信号的的驱动和匹配要求。IOB的作用就是完成信号的采集和输出,引脚可以配置支持不同电气特性,上拉下拉或三态,差分或单端。有ologic,ilogic,idelay,odelay,iserdes,oserdes功能。如下图所示。...原创 2019-03-24 17:46:29 · 14504 阅读 · 1 评论 -
vivado 覆盖ip核生成的xdc约束
http://bbs.elecfans.com/jishu_1681130_1_1.html使用PCIE等IP时,IP核例化生成的文件中包含了xdc以固定引脚分配,该xdc是read only的,但还是有办法修改,麻烦一些而已。Vivado默认使用此xdc文件,因此用户在综合后重新设定引脚绑定后,生成的用户xdc与ip xdc冲突,用户的约束不管用。解决此问题的方法是,在xdc下面的用户位置约...原创 2019-04-03 15:37:51 · 5838 阅读 · 3 评论