阻塞赋值(=)与非阻塞赋值(<=)

本文详细介绍了Verilog编程中的阻塞赋值(=)和非阻塞赋值(<=)的区别。阻塞赋值在always块中按照顺序执行,而非阻塞赋值则在时钟上升沿时并行更新。非阻塞赋值是Verilog中处理时序逻辑的关键,与C语言执行机制有显著不同。

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1 阻塞赋值

阻塞赋值,顾名思义即在一个 always 块中,后面的语句会受到前语句的影响,具体来说就是在同一个always 中,一条阻塞赋值语句如果没有执行结束,那么该语句后面的语句就不能被执行,即被“阻塞”。 也就是说 always 块内的语句是一种顺序关系,这里和 C 语言很类似。

符号“=”用于阻塞的赋值(如:b = a;)阻塞赋值“=”在 begin 和 end 之间的语句是顺序执行,属于串行语句。
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2 非阻塞赋值(Non-Blocking)

符号“<=”用于非阻塞赋值(如:b <= a;),非阻塞赋值是由时钟节拍决定,在时钟上升到来时,执行赋值语句右边,然后将 begin-end 之间的所有赋值语句同时赋值到赋值语句的左边,注意:是 begin—end 之间的所有语句,一起执行,且一个时钟只执行一次,属于并行执行语句。这个是和 C 语言最大的一个差异点。
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