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RSS订阅原创 基于Hyperlynx VX.2.5 的DDR3仿真之三：Preparing for Simulation
仿真前还需要一些准备工作。比如一些模型的分配等。经过网络模型的添加，发现一个问题，zynq的器件模型中没有具体引脚的相关模型参数。由于在DDR布线时，vivado会生成一个有引脚延迟的.csv文档，截图如下: 而ddr仿真时hyperlynx中的模型分配，以及xilinx官网上下载的ibis模型文件中并不包含这些参数，ddr仿真时存在问题的。所以这里有个迷惑，了解到vivado还可以生成定制的ibis模型文件。参考Vivado Design Suite User GuideViva...
2021-03-23 18:39:58
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原创 基于Hyperlynx VX.2.5 的DDR3仿真之二：Defining Net Classes
Defining Net ClassesContext: BoardSimYou can categorize a group of nets as a net class. This enables you to select a group of nets at once (by net class) or edit settings for a group of nets when the software provides this option.For example, you can cre
2021-03-23 18:24:46
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转载 Zynq-7000 - Which IBIS models should be used for Zynq-7000 devices?
AR# 46871Zynq-7000 - Which IBIS models should be used for Zynq-7000 devices?解决方案 链接问答记录 描述描述Which IBIS model should I use for Zynq-7000 devices?解决方案The Zynq-7000 IBIS models are available on Xilinx.com underDevice Models->IBIS Models...
2021-03-23 13:17:25
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原创 基于Hyperlynx VX.2.5 的DDR3仿真之一：Verifying That the Software Recognizes Your Design Correctly
这是一篇基于Mentor公司 Hyperlynx VX.2.5 仿真软件针对Xilinx ZYNQ 的ZC702 PCB上DDR3内存布局布线的信号完整性仿真分析。层叠结构设置，关键信号的仿真分析，有助于我们了解基于Hyperlynx 对 DDR3 进行信号完整性仿真的整个流程。首先我们从实际出发，我们根据实际板厂的叠层结构阻抗计算，调整了原PCB的叠层结构。首先打开Hyperlynx VX.2.5，导入brd文件。After open a board, Verifying That..
2021-03-22 18:02:16
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原创 Vivado Design Suite User Guide Design Flows Overview -- Understanding Use Models
一起来充电吧! UG892Chapter 2Understanding Use ModelsVivado Design Suite Use Models 在开始使用Vivado工具进行第一次设计之前，请查看Vivado设计套件用户指南:Vivado Design Suite User Guide: Getting Started (UG910) 正如Vivado设计套件支持许多不同的设计流程，该工具支持几种不同的使用模型，这取决于你想如何...
2021-03-21 12:55:29
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原创 Vivado Design Suite User Guide Design Flows Overview -- Vivado System-Level Design Flow
一起来充电吧! UG892 Chapter 1Vivado System-Level Design FlowVivado Design Suite提供多种途径来完成包括Xilinx device design、implementation和verfication 的任务。我们可以使用传统的register transfer level(RTL)-to-bitstream（寄存器传输级-比特流）FPGA设计流程，也可以使用专注于IP核设计和基于C语言设计的s...
2021-03-21 12:50:58
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原创 Xilinx 7A 开发流程——工程模式 ARTY XC7A35T
Xilinx 7A 开发流程——工程模式ARTY XC7A35T一、新建工程1、 Create Project–Next二、设计文件输入Flow Navigator–Project Manager–add sources或Sources窗口的 Ok—Finish双击flowing_light(flowing_light.v)，右侧编辑窗口打开flowing_light.v，会自动生成一个module,下一步编写代码`timescale 1ns / 1ps
2021-01-07 19:09:51
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原创 Hyperlynx 转换Allegro 17.2的brd文件 环境变量设置！！！
一直找不到文件或路径》》》添加系统环境变量仍然不起做用，不起作用，不起作用然后在系统变量中找到path 选项双击，添加Cadence 目录路径：重启，搞定！
2020-07-18 10:22:03
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原创 Cadence 回注
很多小伙伴发现allegro回注为什么不起作用，很是挠头，反复检查，路径，设置等。结果发现allegro rename其实不是什么swp文件或log。capture回注用的就是pcb文件.brd。只要板子rename后保存、保存、保存即可。...
2020-04-20 13:07:02
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原创 Xilinx artix7电源轨
对于artix7系列，通常咱们使用需要使用以下电源轨：参考文档：DS181 (v1.22) April 13, 2017 Artix-7 FPGAs Data Sheet: DC and AC Switching Characteristics1、各电源轨及最大值2、电压轨参考值3、电源轨上下电顺序The recommended power-on sequen...
2020-03-28 10:21:38
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原创 Vivado System Generator 不支持新版Matlab 解决办法
Vivado System Generator 不支持新版Matlab 解决办法高于System Generator 官方说明的Matlab版本，应该都是满足system Generator的，但是System Generator 不能正常识别，如下解决办法：打开vivado 的安装目录下C:\Xilinx\Vivado\2018.2\data\sysgen\sg_config\ml_s...
2020-03-22 21:57:25
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原创 Allegro 生成光绘文件
1、添加钻孔表在光绘输出之前，先将钻孔表放置到板边上，这样在光绘输出时就可以将钻孔表一起输出。工厂会根据钻孔表选择钻头来drill PCB。添加钻孔表1）、Manufacture-->NC-->Drill Customization…可以选择自动生成符号：点击Auto generate symbolsyes-->OK2）、生成钻孔表Manufa...
2020-03-02 17:33:12
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原创 Capture-Port端口显示页码
首先编辑页码Tools-->Annotate,弹出以下对话框，选择Add Intersheet References点击OK,弹出Intersheet References对话框在Prefix(前缀)编辑栏中输入“[”作为页码标注的前缀，在Suffix (后缀)编辑栏中输入“]”作为页码标注的后缀,点击OK。...
2020-02-23 17:48:07
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原创 Cadence 添加room属性
1、在原理图中，选中需要添加room属性的元器件（或页），右键Edit Object properties Filter by:选择Cadence-Allegro，然后找到room区域，赋值，然后Filter by:返回到current properties，就能看到room属性了，然后重新生成网表。回到PCB中，重新导入网表，再画出room区域，setup—outline—room outli...
2020-02-23 17:44:15
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原创 ANSYS Electronics19.2 –HFSS 倒F天线设计仿真
ANSYS Electronics19.2 –HFSS 倒F天线设计仿真 倒F天线（Inverted-F Antenna，IFA）是单极子天线的一种变形结构，具有体积小、结构简单、易于匹配、制作成本低等优点。广泛应用于蓝牙、WiFi等短距离无线通信领域。倒F天线衍变发展的过程可以看成是从1/4波长单极子天线到倒L天线再到倒F天线的过程。首先，将单极子天线进行90°弯...
2020-02-13 15:47:37
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原创 Allegro添加过孔
Allegro添加过孔1、首先建立焊盘（热风焊盘）Via20x10mil(tr30x45x12mil_45)2、设置过孔的焊盘Setup-->Constraints（约束）-->Physical弹出以下对话框Allegro Constraint Manager可以通过右键点击PC S（Physical Cset）新建一个PC S单击对话框PC S...
2020-02-12 16:24:56
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原创 Allegro设置某一焊盘与铜皮（shape）连接方式
Allegro设置某一焊盘与铜皮（shape）连接方式：1、EditàProperties, Find 只选中Pins然后鼠标单击要设置的引脚，会弹出两个对话框，1）Show Properties:提示目前引脚的连接方式，2）Edit Property在Edit Property 选项框中选择Dyn_Thermal_Con_Type,右侧框中下拉菜单中选择要设置的连...
2020-02-12 16:15:53
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原创 Allegro建立机械符号
建立一个160mmX135mm的矩形PCB机械符号,建立机械符号的目的：1、是作为模板可以复用2、在layout过程中不会同直接绘制的边框、定位孔那样误操作。1、新建Mechanical symbol 命名为Ms160mmrec135mm—OK2、设置面板尺寸，原点，单位等设置snap格点3、执行菜单命令“Add”→ “Line ”在控制面板的“Option...
2020-02-12 16:09:13
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原创 ubuntu 18.04 添加中文拼音输入法
1、安装语言包左下角showApplications 点击弹出应用，打开Language Support→Install/RemoveLanguages选中chinese，点击Apply应用即可，等待下载安装完成。2、安装ibus框架sudo apt-get install ibus ibus-clutter ibus-gtk ibus-gtk3 ibus-qt43、启动ibus框架：im-con...
2018-05-14 18:37:40
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转载 Keil MDK中的Code, RO-data , RW-data, ZI-data分别代表什么意思
Keil MDK中的Code, RO-data , RW-data, ZI-data分别代表什么意思？一 基础知识字节 8位半字 16位字 32位二 解惑Code, RO-data,RW-data,ZI-dataCode为程序代码部分RO-data 表示 程序定义的常量const temp;RW-data 表示 已初始化的全局变量Z
2015-04-24 15:16:13
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转载 Open-Drain、Push-Pull、floating input
Open-Drain、Push-Pull、floating input在配置GPIO(General Purpose Input Output)管脚的时候，常会见到两种模式：开漏（open-drain，漏极开路）和推挽（push-pull）。对此两种模式，有何区别和联系，下面整理了一些资料，来详细解释一下：一、Push-Pull推挽输出1、原理输出的器件是指输出脚内部集
2015-02-02 09:41:50
941
C语言程序设计中文版文字版
2019-05-08
RFID HANDBOOK 3rd
2018-01-16
空空如也
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