SystemVerilog学习
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Francis7777777
这个作者很懒,什么都没留下…
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SystemVerilog中program有什么作用?结束方式是什么?
SystemVerilog中program有什么作用?结束方式是什么?原创 2024-10-09 14:03:32 · 163 阅读 · 0 评论 -
SystemVerilog中测试平台和设计间的竞争状态
(1)给系统添加一点小小的延迟,比如[#0]([不可忽视的verilog零延迟,默认情况下时钟,对于组合电路的驱动会添加一个无限最小时间(delta-cycle)的延迟,而该延迟无法用绝对时间单位衡量,它比最小时间单位精度还小,在仿真器中敲入命令“run 0"就是让仿真器运行一个delta-cycle的时间)**优点:**非阻塞赋值的延时是并行的。如果延时信息放在赋值式之间, 也就是等号右边,则会当作赋值的一部分而变为非阻塞也就是并行处理,而放在其他地方则跟非阻塞赋值无关,表现为串行的延时。原创 2024-10-08 14:12:06 · 836 阅读 · 0 评论 -
SystemVerilog中的接口使用
为什么使用接口,以及接口的优缺点。原创 2024-07-13 16:25:51 · 726 阅读 · 0 评论 -
SystemVerilog中的时钟块使用
systemverilog中时钟块的使用原创 2024-07-13 15:58:09 · 399 阅读 · 0 评论