SystemVerilog中的时钟块使用

---

一、为什么使用时钟块？

clocking块基于时钟周期对信号进行驱动或者采样的方式，可以使test-bench准确及时地对信号驱动或采样，消除信号竞争的问题。

二、如何使用时钟块？

1.定义时钟块

代码如下：

interface chnl_intf(input clk, input rstn);
  logic [31:0] ch_data; 
  logic        ch_valid;
  logic        ch_ready;
  logic [ 5:0] ch_margin;
  // 定义时钟块
  clocking drv_ck @(posedge clk);
  	//采样时间
    default input #1ns output #1ns;//在clk上升沿的前2ns对其进行输入采样，在事件的后2ns进行输出驱动
      // 你可以在时钟块中使用default语句指定一个时钟偏移，但是默认情况下输入信号仅在设计执行前被采样，并且设计的输出信号在当前时间片又被驱动回当前设计。
    //声明变量方向
    output ch_data, ch_valid;
    input ch_ready, ch_margin;
  endclocking
endinterface

2.使用时钟块

一旦你定义了时钟块，测试平台就可以用@ chnl_intf.drv_ck表达式等待时钟，而不需要描述确切的时钟信号和边沿。这样即使改变了时钟块中的时钟或者边沿，也不需要修改测试平台的代码。
代码如下：

@ chnl_intf.drv_ck;

---

总结

时钟块可以消除信号竞争的问题，要在实际中多运用。