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RSS订阅原创 4K分页机制相关介绍
4K分页机制是一种常见的内存管理技术，它将内存划分为固定大小的4KB页面，以便于虚拟地址和物理地址之间的映射。它通过简化内存管理、提高内存利用率以及支持虚拟内存来提高系统性能。操作系统和硬件广泛支持这一机制，它在计算机系统中具有重要的作用。
2024-10-17 14:47:34
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原创 AXI协议中为什么突发传输不能跨越4KB地址边界？
在AXI3协议中，突发传输不能跨越4KB地址边界，这一限制主要是为了确保系统的内存保护和地址映射机制的有效性和安全性。
2024-10-17 14:38:08
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原创 AXI3、AXI4和AXI-Lite的区别和联系(简明清楚！！！强烈推荐！！！)
AXI3 是 AXI 协议的第三代，适用于高性能的系统通信。AXI4 是 AXI3 的改进版，增加了更长的突发传输，优化了流控制，适用于更复杂的系统。AXI-Lite 是 AXI4 的精简版，适合简单的控制接口，不支持复杂的突发传输和大规模数据通信。
2024-10-15 17:39:49
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原创 IC验证面试中常问知识点总结（八）附带详细回答！！！
IC验证面试中常常问到的知识点总结，包括UVM验证方法学、SystemVerilog语法知识、Verilog语法知识、DUT理解、验证过程及种类理解等。
2024-10-14 14:03:01
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原创 IC验证面试中常问知识点总结（七）附带详细回答！！！
IC验证面试中常常问到的知识点总结，包括UVM验证方法学、SystemVerilog语法知识、Verilog语法知识、DUT理解、验证过程及种类理解等。
2024-10-14 13:59:28
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原创 IC验证面试中常问知识点总结（六）附带详细回答！！！
IC验证面试中常常问到的知识点总结，包括UVM验证方法学、SystemVerilog语法知识、Verilog语法知识、DUT理解、验证过程及种类理解等。
2024-10-12 09:21:47
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原创 IC验证面试中常问知识点总结（五）附带详细回答！！！
IC验证面试中常常问到的知识点总结，包括UVM验证方法学、SystemVerilog语法知识、Verilog语法知识、DUT理解、验证过程及种类理解等。
2024-10-12 09:15:22
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原创 IC验证面试中常问知识点总结（四）附带详细回答！！！
IC验证面试中常常问到的知识点总结，包括UVM验证方法学、SystemVerilog语法知识、Verilog语法知识、DUT理解、验证过程及种类理解等。
2024-10-11 09:14:20
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原创 IC验证面试中常问知识点总结（三）附带详细回答！！！
IC验证面试中常常问到的知识点总结，包括UVM验证方法学、SystemVerilog语法知识、Verilog语法知识、DUT理解、验证过程及种类理解等。
2024-10-11 09:09:35
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原创 IC验证面试中常问知识点总结（二）附带详细回答！！！
IC验证面试中常常问到的知识点总结，包括UVM验证方法学、SystemVerilog语法知识、Verilog语法知识、DUT理解、验证过程及种类理解等。
2024-10-10 14:02:34
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原创 IC验证面试中常问知识点总结（一）附带详细回答！！！
IC验证面试中常常问到的知识点总结，包括UVM验证方法学、SystemVerilog语法知识、Verilog语法知识、DUT理解、验证过程及种类理解等。
2024-10-10 13:55:54
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原创 将网页转为Markdown下载下来---edge浏览器插件-MarkDownload - Markdown Web Clipper
edge浏览器插件-MarkDownload - Markdown Web Clipper可用来将网页转为Markdown下载下来，结合obsidian可以实现信息的高效管理。
2024-10-08 17:03:46
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原创 SystemVerilog中测试平台和设计间的竞争状态
（1）给系统添加一点小小的延迟，比如[#0]([不可忽视的verilog零延迟，默认情况下时钟，对于组合电路的驱动会添加一个无限最小时间（delta-cycle）的延迟，而该延迟无法用绝对时间单位衡量，它比最小时间单位精度还小，在仿真器中敲入命令“run 0"就是让仿真器运行一个delta-cycle的时间）**优点：**非阻塞赋值的延时是并行的。如果延时信息放在赋值式之间， 也就是等号右边，则会当作赋值的一部分而变为非阻塞也就是并行处理，而放在其他地方则跟非阻塞赋值无关，表现为串行的延时。
2024-10-08 14:12:06
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原创 logic、wire、reg数据类型详解
（1）wire类型用于将模块例化时的输入输出端口连接到你设计的电路的其他地方。wire类型在模块声明也可作为输入输出。（3）reg类型可以用于在模块例化时连接其输入；不能用于在模块例化时连接其输出。可以在模块声明时作为输出；（1）都可以作为 assign 语句的右值以及 always@ 块中作为 = 或
2024-09-06 17:07:57
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原创 Vivado中语法报错：redeclaraion of ansi port ‘oGPIOout‘ is not allowed
在vivado中写Verilog文件时，语法提示redeclaraion of ansi port ‘oGPIOout’ is not allowed警告。
2024-09-05 13:53:15
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SystemVerilog与UVM的基础知识整理
2024-10-10
IC验证基础知识及面试问题汇总
2024-10-10
Ubantu环境下安装QuestaSim2021Linux版安装包及教程
2023-01-30
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