Verilog语言实现2分频、3分频、4分频、8分频+产生指定频率的时钟周期
1.一个计数器就可以搞定:偶数次分频如果在一个大模块中同时实现四分频、八分频,书写形式有两种://第一种四分频、八分频写法reg [1:0] div_cnt1;always@(posedge clk_i or negedge rst_n_i)begin if(!rst_n_i) div_cnt1<=2'b00; else div_cnt1<=div_cnt1...
原创
2019-12-03 11:16:52 ·
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