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verilog
崖野苦乐
这个作者很懒,什么都没留下…
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Verilog 中的 $signed()函数使用注意事项
$signed()函数返回有符号的值,值得注意的是verilog中的负数其实是{1’b1,pos_num},而并非高级语言中的补码。使用中最好通过增加$signed{1’b符号,正数}来实现转换以避免错误。此外在对signed wire 或signed reg 赋值时,右侧的所有变量最好全部加上$signed函数转换,以防止遗漏,造成数据错误signed变量移位操作时最好使用<<...原创 2019-11-08 17:23:47 · 11339 阅读 · 2 评论 -
Verilog整倍数时钟分频代码
实现时钟的整倍数分频逻辑,小数分频主要控制一段时间内时钟高低电平数量实现,且非50%,因此针对具体应用场景自行书写module int_freq#( parameter N = 3,//must be odd number parameter N_WIDTH = 3)( input rst_n, input clk_in, output clk_out);reg...原创 2019-03-10 22:33:28 · 2306 阅读 · 0 评论