YunSDR Y320 FPGA （一）

1.板卡硬件结构

板卡由 ZYNQ 嵌入式处理器、AD9361 射频前端和电源电路构成，嵌入式处理器采用 Xilinx 集成可编程逻辑和 CortexA9 双核处理器架构的 ZYNQ 系列 XC7Z020，外设支持 10/100/1000M 以太网、USB OTG、TFcard、UART 串口和 PIO 等，结合 ADI 公司的AD9361 70~6000MHz 集成射频前端组成理想的软件无线电开发平台。射频前端包括功率放大器，天线开关，balun 等组件，提升了设备的实用性，Y320 射频部分的原理框图如下图。

2. FPGA 配置方法

YunSDR Y320 支持多种 FPGA 配置方法，出厂默认设置 TF 卡启动模式，出厂 TF卡中已经存储了 YunSDR 软件无线电应用的镜像。此外板卡预留 JTAG 接口用于 FPGA调试。上电启动模式由套件前面板左下方的拨码开关选择，左侧是 TF 卡启动，右侧是JTAG 启动。

2.1 JTAG 在线调试

在板卡的前面板接口处的 PTOG 是 FPGA 的 JTAG 下载接口，采用 2.0mm 间距14pin 连接器。
接口定义如下：

Pin	NAME	Pin	NAME
1	GND	2	3.3V
3	GND	4	TMS
5	GND	6	TCK
7	GND	8	TDO
9	GND	10	TDI
11	GND	12	NC
13	GND	14	NC

2.2 AD9361 射频前端相关的 FPGA 管脚

信号名称	FPGA 管脚	电平	功能
FDDTDD_SW	H18	LVCMOS33	单板回环 FDD:FDDTDD_SW=1 TXRX_SW =1
FDDTDD_SW#	J20	LVCMOS33	外接 PA TDD:FDDTDD_SW=1 TXRX_SW =1 发送
TXRX_SW	H17	LVCMOS33	外接 PA TDD:FDDTDD_SW=1 TXRX_SW =0 接收
TXRX_SW#	J18	LVCMOS33	单板 TDD:FDDTDD_SW=0 TXRX_SW =0 接收
REF_SELECT	L16	LVCMOS33	1=外部参考时钟
VC_SELECT	L20	LVCMOS33	时钟校准 0=DAC 校准 1=ADF4001 鉴相器校准
RX_BANDSEL_A	M20	LVCMOS33	A=13G-6G AD9361 接收 A 通道
RX_BANDSEL_B	M17	LVCMOS33	B=11.6~4G AD9361 接收 B 通道
RX_BANDSEL_C	M19	LVCMOS33	C=170~2.2G AD9361 接收 C 通道
TX_BANDSEL_A	N16	LVCMOS33	A=13G~6G AD9361 发送 A 通道
TX_BANDSEL_B	N15	LVCMOS33	B=170~3G AD9361 发送 B 通道
ADF_CLK	G15	LVCMOS33	ADF4001 鉴相器 SPI 配置时钟
ADF_DATA	F16	LVCMOS33	ADF4001 鉴相器 SPI 配置数据
ADF_LE	H15	LVCMOS33	ADF4001 鉴相器 SPI 配置使能
PPS_1S	F17	LVCMOS33	内置 GPS 模块秒脉冲
PPS_1S_EXT	E19	LVCMOS33	秒脉冲脉冲信号输入或用户自定义
RXD_GPS	E18	LVCMOS33	内置 GPS 模块秒串口接收（相对于 GPS）
TXD_GPS	D18	LVCMOS33	内置 GPS 模块秒串口发送（相对于 GPS）