[BD 41-238] Port/Pin property FREQ_HZ does not match

呵呵哒15

于 2019-02-20 21:44:57 发布

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分类专栏： Xilinx学习文章标签： BUFG FPGA Xilinx zynq

本文链接：https://blog.csdn.net/qq_16184883/article/details/87823539

版权

Utility Buffer生成的BUFG端口属性properties不匹配问题

参考：

https://coldnew.github.io/49454c4d/
https://forums.xilinx.com/t5/Synthesis/Vivado-2016-3-Utility-Buffer-issue-Limiting-clock-on-100Mhz/td-p/736176

缘由

在使用Digilent 提供的针对Linux的预设计档（zybo_base_system），下载地址：https://github.com/Digilent/ZYBO
由于这个设计是由vivado2015生成的，因此需要将project升级至vivado2018，在将IP核升级至最新版本准备生成bitstream文件时，出现以下错误无法进行implement。

 [BD 41-238] Port/Pin property FREQ_HZ does not match between /clk_wiz_0/clk_in1(125000000) and /util_ds_buf_0/BUFG_O(100000000)

经查是因为BUFG_I和BUFG_O的propert

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