【EDA】verilog分频器设计与仿真：设计并实现偶数分频器，对开发板上的 50Mhz 时钟分频，得到一个 5MHz 的时钟。

🌵🌵🌵前言

✨你好啊，我是“ 怪& ”，是一名在校大学生哦。
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☀️博文主更方向为：课程学习知识、作业题解、期末备考。随着专业的深入会越来越广哦…一起期待。
❤️一个“不想让我曾没有做好的也成为你的遗憾”的博主。
💪很高兴与你相遇，一起加油！

一、原理

• 当前频率：current
• 欲求频率：next
• 倍数:N=current / next
• 翻转时刻：在数到N/2-1

一、代码

//由50Mhz时钟分频得到5Mhz时钟
 
module divider(clk50,clk5);
input clk50;
output reg clk5;	//N=50/5=10倍分频
reg[2:0] count;

always @(posedge clk50)		//时钟上升沿触发 
	begin
		if(count=='d4)	//计数到N/2-1=4翻转 
			begin
				count<=0;		//count清零 
				clk5<=~clk5;	//翻转 
				end
		else
			count<=count+1;
	end
endmodule 

二、效果图

三、同理：50Mhz -> 1hz

//由50Mhz时钟分频得到1hz时钟
 
module divider(clk50mhz,clk1hz);
input clk50mhz;
output reg clk1hz;
reg[25:0] count;	//N=50x10^6

always @(posedge clk50mhz)		//时钟上升沿触发 
	begin
		if(count==d'25000000-1)	//	N/2+1 
			begin
				count<=0;		//count清零 
				clk1hz<=~clk1hz;	//翻转 
				end
		else
			count<=count+1;
	end
endmodule 

❤️❤️❤️忙碌的敲代码也不要忘了浪漫鸭！