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数字IC设计
文章平均质量分 95
飘~~~~
这个作者很懒,什么都没留下…
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变长多字节数据的CRC校验的软硬件实现【原理和代码】
变长多字节数据的CRC校验码生成原创 2024-04-02 15:14:21 · 900 阅读 · 0 评论 -
UART 串口收发模块设计及Verilog实现
并没有支持奇偶检验,故没有奇偶校验位。并不支持数据位宽可配,数据位位宽固定为8bit。支持输入时钟与波特率可配。原理图如下,分两个大模块,一个==数据接收控制模块(Receive_Control)==,一个数据发送控制模块(Send_Control)。模块启动后,接收模块一直在接收数据uart_rx。每当有新数据发送过来时,将新的8位数据放置于rx_data中,接收完成信号rx_data会置高。原创 2023-04-21 18:36:29 · 6782 阅读 · 9 评论 -
ubuntu18.04安装vcs、verdi2018
问题描述:在利用vcs进行仿真的时候,遇到如下 “libvcsnew.so: undefined reference to xxxxxx" 这种报错,这里提供解决方法。原创 2023-04-10 17:13:46 · 2520 阅读 · 0 评论 -
异步FIFO的设计 verilog
参考:https://mp.weixin.qq.com/s/TR_5imTfUI2-LGbPOE7OkA可能本设计会存在的有一些bug,目前我还没有发现!希望大家对我的设计多多提出批评!原创 2023-04-04 19:57:02 · 878 阅读 · 0 评论