FPGA之动态数码管显示实验

最新推荐文章于 2024-04-15 21:39:22 发布
最新推荐文章于 2024-04-15 21:39:22 发布
阅读量3.7k 收藏 21
点赞数 6
分类专栏： 笔记 FPGA
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_25479231/article/details/111397323
版权
笔记 同时被 2 个专栏收录
18 篇文章 1 订阅
订阅专栏
FPGA
16 篇文章 1 订阅
订阅专栏

1.试验任务

  •  完成6位数码管以动态方式从0开始计数，没100ms计数值增加1，当计数值从0增加到999999后重新从0开始计数。

2.硬件原理图

3.程序框图

  • 程序设计思想：

FPGA顶层（top_seg_led）例化了以下两个模块：计数模块（count）以及数码管动态显示模块（seg_led）。实现各模块之间数据的交互。计数模块将计数值通过data端口传递给数码管动态显示模块， 使能信号en使能数码管显示数据， 小数点显示信号point控制小数点的显示，符号信号sign可以让数码管显示负号。

计数模块（count）：显示的数字每100ms加“1”。

数码管动态显示模块 （seg_led） ： 数码管动态显示模块在数码管上以动态方式显示数值。

module top_seg_led(
    input    sys_clk,
    input    sys_rst_n,

    output [5:0] seg_wei,
    output [7:0] seg_duan 
);

wire [19:0] seg_num;

time_count u_time_count(
        .sys_clk   (sys_clk),
        .sys_rst_n (sys_rst_n),
        .seg_num  (seg_num)
);

seg_led u_seg_led(
  .sys_clk    (sys_clk),
  .sys_rst_n  (sys_rst_n),
  .seg_num    (seg_num),
  .seg_wei    (seg_wei),
  .seg_duan   (seg_duan)
);
endmodule

 

module time_count(
    input    sys_clk,
    input    sys_rst_n,

    output reg [19:0] seg_num
    
);

reg [22:0] time_num;
reg time_flag;

always @(posedge sys_clk or negedge sys_rst_n)begin
      if(!sys_rst_n)begin
        time_num<=23'd0;
        time_flag<=1'b0;
      end

      else begin
           if(time_num<23'd5_000_000)begin
              time_num<=time_num+1'b1;
              time_flag<=1'b0;
           end

           else begin
              time_num <=23'd1; 
              time_flag<=1'b1;  
           end

      end
end




always @(posedge sys_clk or negedge sys_rst_n)begin
    if(!sys_rst_n)begin
       seg_num<=20'd0;  
    end
    else begin
      if(time_flag&&seg_num<20'd1_000_000)
        seg_num<=seg_num+1'b1;

      else if(seg_num==20'd1_000_000)
        seg_num<=20'd0;
      else 
         seg_num<=seg_num;
    end
end
endmodule

 

module seg_led(
    input  sys_clk,
    input  sys_rst_n,

    input      [19:0] seg_num,
    output reg [5:0] seg_wei,
    output reg [7:0] seg_duan
);

wire [23:0] data_num;   //每位数码管需要显示的数

assign data_num[3:0]  =seg_num%10;
assign data_num[7:4]  =seg_num/4'd10%10;
assign data_num[11:8] =seg_num/7'd100%10;
assign data_num[15:12]=seg_num/10'd1000%10;
assign data_num[19:16]=seg_num/14'd10000%10;
assign data_num[23:20]=seg_num/17'd100000;

/
reg [22:0] time_num;
reg time_flag;

always @(posedge sys_clk or negedge sys_rst_n)begin
      if(!sys_rst_n)begin
        time_num<=23'd0;
        time_flag<=1'b0;
      end
      else 
        begin
           if(time_num<23'd100_000)begin
              time_num<=time_num+1'b1;
              time_flag<=1'b0;
           end

           else begin
              time_num <=23'd1; 
              time_flag<=1'b1;  
           end
       end
end
/
reg  [3:0] seg_static;

always @(posedge sys_clk or negedge sys_rst_n)begin
      if(!sys_rst_n)
      seg_static<=4'd0;
      else begin
        if(seg_static<4'd6&&time_flag)
        seg_static<=seg_static+1'b1;
        else  if(seg_static==4'd6)
        seg_static<=4'd0;
        else
         seg_static<=seg_static;    
      end
end


always @(posedge sys_clk or negedge sys_rst_n)begin
      if(!sys_rst_n)begin
         seg_wei  <=6'b000000;
         seg_duan<=8'b1111111;
      end

      else begin
          case(seg_static)
          4'd0:   begin      
         seg_wei  <=6'b111110;
             case (data_num[3:0]) 
             4'd0 : seg_duan   <= 8'b1100_0000; //显示数字 0 
             4'd1 : seg_duan   <= 8'b1111_1001; //显示数字 1 
             4'd2 : seg_duan   <= 8'b1010_0100; //显示数字 2 
             4'd3 : seg_duan   <= 8'b1011_0000; //显示数字 3 
             4'd4 : seg_duan   <= 8'b1001_1001; //显示数字 4 
             4'd5 : seg_duan   <= 8'b1001_0010; //显示数字 5 
             4'd6 : seg_duan   <= 8'b1000_0010; //显示数字 6 
             4'd7 : seg_duan   <= 8'b1111_1000; //显示数字 7 
             4'd8 : seg_duan   <= 8'b1000_0000; //显示数字 8
             4'd9 : seg_duan   <=  8'b1001_0000;
             endcase
          end
          4'd1:begin      
         seg_wei  <=6'b111101;
             case (data_num[7:4]) 
             4'd0 : seg_duan   <= 8'b1100_0000; //显示数字 0 
             4'd1 : seg_duan   <= 8'b1111_1001; //显示数字 1 
             4'd2 : seg_duan   <= 8'b1010_0100; //显示数字 2 
             4'd3 : seg_duan   <= 8'b1011_0000; //显示数字 3 
             4'd4 : seg_duan   <= 8'b1001_1001; //显示数字 4 
             4'd5 : seg_duan   <= 8'b1001_0010; //显示数字 5 
             4'd6 : seg_duan   <= 8'b1000_0010; //显示数字 6 
             4'd7 : seg_duan   <= 8'b1111_1000; //显示数字 7 
             4'd8 : seg_duan   <= 8'b1000_0000; //显示数字 8
             4'd9 : seg_duan   <=  8'b1001_0000;
             endcase
          end
          4'd2:begin      
         seg_wei  <=6'b111011;
             case (data_num[11:8]) 
             4'd0 : seg_duan   <= 8'b1100_0000; //显示数字 0 
             4'd1 : seg_duan   <= 8'b1111_1001; //显示数字 1 
             4'd2 : seg_duan   <= 8'b1010_0100; //显示数字 2 
             4'd3 : seg_duan   <= 8'b1011_0000; //显示数字 3 
             4'd4 : seg_duan   <= 8'b1001_1001; //显示数字 4 
             4'd5 : seg_duan   <= 8'b1001_0010; //显示数字 5 
             4'd6 : seg_duan   <= 8'b1000_0010; //显示数字 6 
             4'd7 : seg_duan   <= 8'b1111_1000; //显示数字 7 
             4'd8 : seg_duan   <= 8'b1000_0000; //显示数字 8
             4'd9 : seg_duan   <=  8'b1001_0000;
             endcase
          end
          4'd3:begin      
         seg_wei  <=6'b110111;
             case (data_num[15:12]) 
             4'd0 : seg_duan   <= 8'b1100_0000; //显示数字 0 
             4'd1 : seg_duan   <= 8'b1111_1001; //显示数字 1 
             4'd2 : seg_duan   <= 8'b1010_0100; //显示数字 2 
             4'd3 : seg_duan   <= 8'b1011_0000; //显示数字 3 
             4'd4 : seg_duan   <= 8'b1001_1001; //显示数字 4 
             4'd5 : seg_duan   <= 8'b1001_0010; //显示数字 5 
             4'd6 : seg_duan   <= 8'b1000_0010; //显示数字 6 
             4'd7 : seg_duan   <= 8'b1111_1000; //显示数字 7 
             4'd8 : seg_duan   <= 8'b1000_0000; //显示数字 8
             4'd9 : seg_duan   <=  8'b1001_0000;
             endcase
          end
          4'd4:begin      
         seg_wei  <=6'b101111;
             case (data_num[19:16]) 
             4'd0 : seg_duan   <= 8'b1100_0000; //显示数字 0 
             4'd1 : seg_duan   <= 8'b1111_1001; //显示数字 1 
             4'd2 : seg_duan   <= 8'b1010_0100; //显示数字 2 
             4'd3 : seg_duan   <= 8'b1011_0000; //显示数字 3 
             4'd4 : seg_duan   <= 8'b1001_1001; //显示数字 4 
             4'd5 : seg_duan   <= 8'b1001_0010; //显示数字 5 
             4'd6 : seg_duan   <= 8'b1000_0010; //显示数字 6 
             4'd7 : seg_duan   <= 8'b1111_1000; //显示数字 7 
             4'd8 : seg_duan   <= 8'b1000_0000; //显示数字 8
             4'd9 : seg_duan   <=  8'b1001_0000;
             endcase
          end
          4'd5:begin      
         seg_wei  <=6'b011111;
             case (data_num[23:20]) 
             4'd0 : seg_duan   <= 8'b1100_0000; //显示数字 0 
             4'd1 : seg_duan   <= 8'b1111_1001; //显示数字 1 
             4'd2 : seg_duan   <= 8'b1010_0100; //显示数字 2 
             4'd3 : seg_duan   <= 8'b1011_0000; //显示数字 3 
             4'd4 : seg_duan   <= 8'b1001_1001; //显示数字 4 
             4'd5 : seg_duan   <= 8'b1001_0010; //显示数字 5 
             4'd6 : seg_duan   <= 8'b1000_0010; //显示数字 6 
             4'd7 : seg_duan   <= 8'b1111_1000; //显示数字 7 
             4'd8 : seg_duan   <= 8'b1000_0000; //显示数字 8
             4'd9 : seg_duan   <=  8'b1001_0000;
             endcase
          end
          endcase
      end
end


endmodule

仿真 结果如下：

 

起初调试的时候只有最低为显示自加1，原因为led_static的 计数写的后问题 ，后进行改进

 

PS:补一下上周的实验仿真调试

来自雷克雅未克的少年
关注
  • 6
    点赞
  • 踩
  • 21
    收藏
    觉得还不错? 一键收藏
  • 6
    评论
专栏目录
FPGA课设实验三：数码管显示电路验证
m0_53590045的博客
05-30 643
利用计数器验证数码管显示
FPGA第三个实验---静态数码管显示
小师兄的学习记录
01-17 5200
设计如下：数码管从1到F循环变化，变化一次的时间为0.5s FPGA顶层模块例化两个模块：计时模块，数码管静态显示模块。计时模块几时到0.5s时的标志信号flag传递给数码管静态显示模块，数码管静态显示模块接收到此信号时显示的数值加1。 计时模块：计时模块对系统时钟进行计数，当计时到给定值时输出标志信号。 数码管静态显示模块...
51单片机实验04 -数码管的动态显示实验
最新发布
码到成龚的博客
04-15 2827
实验内容：在KST-51开发板上，选择任意左右相连的4位数码管，利用定时器T0中断实现动态显示0123→1234→2345→3456→4567→5678→6789→7890→8901→9012→0123→不断反复，每隔2s切换显示 三、实验原理 四、实验方法 五，实验效果及代码 1，效果 2，代码 六，课后习题 1，使用定时器T0的中断函数1 从999999~0计时 1）效果 2）代码 2，使用定时器T1的中断函数3 从999999~0计时 1）效果 2）代码
【FPGA实验】数码管动态显示
兴趣使然的创作者
10-29 7316
开拓者FPGA开发板上有六个共阳极八段数码管，本实验将完成数码管动态显示。 数码管动态/静态显示区别 静态显示： 每一个管脚都用固定的一个电平去控制。 优点：能够做到”同时” 缺点：管脚太多 动态显示： 每一个数码管共用一套电路，显示时只需控制哪一个数码管进行显示。 优点：大大减小了管脚的数量 缺点：一次只能控制单独一个数码管进行显示，但可以快速切换数码管显示，利用人眼的”视觉暂留"来“同步”进行显示。 功能描述 动态控制数码管，使其每1ms从0开始累加1，按下复位键后重新开始计数。 计数模块 先通.
FPGA 动态数码管显示
weixin_42528089的博客
09-23 629
分为3个文件，分别是顶层文件，计数文件，和显示部分 1：计数文件： 100ms 数据更新，同时产生数码管使能信号en 2: 显示部分 data 数据，需要分为个位 十位 百位 千位 万位 十万位 分频器 产生5Mhz 的信号 确定要显示的位数，从data5...........data1，一共需要占用几个数码管 数码管轮流显示的1ms ，而且产生标志位flag 数码管位置的轮流显显示，间隔...
FPGA实验 -- 数码管显示
whurrican的博客
06-22 1723
多模块设计思想
FPGA入门系列实验教程——数码管动态显示.zip-综合文档
05-19
FPGA入门系列实验教程——数码管动态显示.zip
实验四 七段数码管显示实验报告.pdf
07-09
实验四 七段数码管显示实验报告.pdf实验四 七段数码管显示实验报告.pdf实验四 七段数码管显示实验报告.pdf实验四 七段数码管显示实验报告.pdf实验四 七段数码管显示实验报告.pdf实验四 七段数码管显示实验报告.pdf...
静态数码管显示实验
07-13
数码管是一种现代常用的数码显示器件，具有发光显示清晰、响应速度快、功耗低、体积小、寿命长、易于控制等诸多优点，在数显仪器仪表、数字控制设备等方面得到广泛应用。本章我们将介绍八段数码管的控制原理以及如何...
FPGA数码管动态显示
12-17
FPGA数码管动态显示 FPGA数码管动态显示是一种使用Field-Programmable Gate Array（现场可编程门阵列）技术来实现数码管动态显示的方法。在这个实验中，我们将使用VHDL语言来编写100进制可逆加法器的数码管动态显示...
深入学习FPGA之数码管动态扫描（上）
08-26
代码中还涉及到控制模块的实现，包括了按键信息的读取和数码管显示内容的改变。 本篇文章对FPGA之数码管动态扫描进行了深入的学习和实践，涵盖了数码管的基本原理、动态扫描原理、硬件设计、架构设计、代码组织方式...
按键计数将结果通过8段数码管显示FPGA设计Verilog逻辑源码Quartus11.0工程文件.zip
08-23
按键计数将结果通过8段数码管显示FPGA设计Verilog逻辑源码Quartus11.0工程文件，FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module key_counter(clk,key,reset,seg_duan,seg_wei); input clk,key,reset; output [7:0] seg_duan; output [2:0] seg_wei; wire clk,key,reset; reg [7:0] seg_duan;//数码管段选 reg [2:0] seg_wei;//数码管位选 reg key_out; parameter s0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11; reg [1:0] state; reg [3:0] key_counter_ge;//按键计数个位 reg [3:0] key_counter_shi;//按键计数十位 reg [3:0] key_counter_bai;//按键计数百位 reg [9:0] div_count;//数码管扫描时钟分频计数 reg clk_scan;//位选时钟 reg [1:0] wei_select;//位选信号 /****************************按键消抖**********************************/ always @(posedge clk) begin case (state) s0: begin key_out<=1'b1; if(key==1'b0) state<=s1; else state<=s0; end s1: begin if(key==1'b0) state<=s2; else state<=s0; end s2: begin if(key==1'b0) state<=s3; else state<=s0; end s3: begin if(key==1'b0) begin key_out<=1'b0; state<=s3; end else begin key_out<=1'b1; state<=s0; end end default: state<=s0; endcase end /****************************按键计数**********************************/ always @(negedge key_out or negedge reset) begin if(!reset) begin key_counter_ge <=4'd0; key_counter_shi<=4'd0; key_counter_bai<=4'd0; end else begin if(!key_out)//判断按键是否按下 begin key_counter_ge<=key_counter_ge+1'b1;//按键计数个位加一 if(key_counter_ge==4'd9) begin key_counter_ge<=4'd0;//个位清零 key_counter_shi<=key_counter_shi+1'b1;//按键计数十位加一 if(key_counter_shi==4'd9) begin key_counter_shi<=4'd0;//十位清零
verilog实现八位数码管显示
06-06
verilog 实现八位数码管显示，该模块输入BCD码，就可以显示
Verilog数码管的动态显示
04-18
刚学fpga,写了一个数码管的动态显示，供大家交流学习使用
基于FPGA的8位数字频率计设计（VHDL）
07-31
基于FPGA的数字频率计，采用VHDL实现，通过8位数码管显示
FPGA的学习：数码管动态显示的实现（四）
weixin_44297949的博客
06-08 365
最后进行仿真。 `timescale 1ns/1ns module tb_top_seg_595(); //wire define wire stcp ; //输出数据存储寄时钟 wire shcp ; //移位寄存器的时钟输入 wire ds ; //串行数据输入 wire oe ; //输出使能信号 //reg define reg sys_clk ; reg sys_rst_n ; /
FPGA开发-Simulation
weixin_50365813的博客
06-26 236
FPGA开发-Simulation
51学习第四天--.跟着郭老师学：程序逐渐加入模块化练习--1从流水灯1s闪烁流动--2再加数码管1~F--3.显示数码管六个灯依次显示123456--再逐渐的加入各种功能，一步一步，可训练思维！
howardhaowang的博客
04-04 2396
此代码 在word中书写，不具备直接应用价值，只可观看学习。 四、前期习题练习： （一）.流水灯1s闪烁流动 #include<reg52.h> #include “instrins.h//左移函数头文件 #define uchar unsigned char//这是宏定义，以后再用char直接输入ucahr不用再声明！ #defne uint unsigned ...
FPGA：0~9999数码管计数
小白来拓荒
06-30 5832
module test(seg,dig,clk,rst,key); input clk; input rst; input key; output [7:0] seg; //数码管段码输出 output [7:0] dig; //数码管位码输出 reg clk_1s; reg [7:0]seg;//定义段码寄存器 reg [3:0]dig;//定义位码寄存器 reg [24:0]cnt_1s;...
基于fpga做七段数码管扫描显示实验实验结果分析
05-31
基于FPGA做七段数码管扫描显示实验的结果分析如下： 1. 实验原理： 七段数码管扫描显示是指通过控制七段数码管的阳极和阴极，将要显示的数字以7段管的形式显示出来。FPGA通过对七段数码管的扫描及显示控制，实现...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 6
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值