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RSS订阅原创 检测一个信号的上升沿以及下降沿
module posedge_in(clk,rst_n,data,data_edge,mode);input clk, rst_n, data;input[1:0]mode;output data_edge;reg en;assign data_edge=rst_n==0?0:clk&en; always@(posedge data)begin en<=1'b1;...
2019-07-08 14:16:35
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原创 booth乘法器
一般的乘法器：形成的电路：这样会造成很多的资源浪费乘数中1的数量将会极大影响电路的运算速度比如0111_1110会产生6个部分积但是如果把0111_1110写成0111_1110=1000_0000-0000_0001那么运算就会大大的简化了乘数就可以写成 (+1)0000_000(-1) 前面的(+1)为加上一个被乘数，后面的(-1)为减去一个被乘数下面的表格...
2019-07-05 10:29:50
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原创 检测101序列的状态机以及代码
s_idle 代表初始状态s1 代表出现第一个1s2 代表出现第一个10s3 代表出现了101module test101(clk, rst_n, data,flag_101);input clk, rst_n, data;output reg flag_101;reg [1:0] current_state;reg [1:0] next_state;parameter s_...
2019-07-05 09:31:43
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空空如也
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