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FPGA
代码匠
工 作:非标测控设备研发和制造;
研究领域:基于PCI和PCIe总线板卡研发;
基于Altera和Xilinx的FPGA&Soc平台的嵌入式应用开发。
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ADI官方例程HDL和No-OS生成Vivado工程
这一步是选择下载源,一般都是选择国内镜像,因为国外的源太慢了,这里选择阿里的镜像,如果没有这个选项可以在下面的User URL里添加就行,选择好源后然后点击下一步。下一步会从你选择的源上下载软件包目录,如果提示Unable to get setup from https://xxxxxx/,返回上一步,选择别的源,例如第二个163网易的源。然后就是你想要安装在哪了,下面的选项好像会决定环境变量存放在哪,不过一般都是个人电脑选择第一个默认的就行,然后点下一步。下好之后双击打开,就是这个界面了,直接点下一步。原创 2024-01-12 13:41:20 · 1453 阅读 · 0 评论 -
Verilog 状态机 示例
状态机设计如下:(0) 首先,根据状态机的个数确定状态机编码。利用编码给状态寄存器赋值,代码可读性更好。(1) 状态机第一段,时序逻辑,非阻塞赋值,传递寄存器的状态。(2) 状态机第二段,组合逻辑,阻塞赋值,根据当前状态和当前输入,确定下一个状态机的状态。(3) 状态机第三代,时序逻辑,非阻塞赋值,因为是 Mealy 型状态机,根据当前状态和当前输入,确定输出信号。原创 2024-01-12 11:22:05 · 440 阅读 · 0 评论 -
Verilog 仿真激励
但是被测试模块输入端对应的变量应该声明为 reg 型,如 clk,rstn 等,输出端对应的变量应该声明为 wire 型,如 dout,dout_en。因为 $fread 只能读取 2 进制文件,所以输入文件的第一行对应的 ASCII 码应该是 330a,所以我们想要得到文件里的数据 3,应该取变量 read_temp 的第 9 到第 8bit 位的数据。信号 data_in_temp 是对输入数据信号的一个紧随的整合,后面校验模块会以此为参考,来判断仿真是否正常,模块设计是否正确。原创 2024-01-12 09:20:32 · 1329 阅读 · 0 评论 -
Xilinx Vivado IP许可申请
2、找到自己需要的IP核;3、生成License。4、下载License。原创 2023-11-06 15:51:51 · 830 阅读 · 0 评论 -
ZYNQ7035 PS读写PL端DDR3
【代码】ZYNQ7035 PS读写PL端DDR3。原创 2023-06-29 11:31:00 · 2486 阅读 · 8 评论 -
AXI smartconnect
AXI smartconnect 是为了一个或多个主机通过AXI总线和一个或多个从机进行数据读写而用的,此前常用的应该是AXI interconnect这个IP,实质上smartconnect是interconnect的升级版,使用更加方便一些,延时流和流水线优化的更好些,但是相对的资源就会占用更多。原创 2023-06-28 21:41:15 · 2057 阅读 · 0 评论 -
Vivado设置编译核心数
设置CPU核心数:set_param general.maxthreads 12获取当前CPU核心数:get_param general.maxthreads原创 2023-06-26 22:43:10 · 1048 阅读 · 2 评论 -
vivado mark_debug语法
【代码】vivado mark_debug语法。原创 2022-11-16 14:17:48 · 587 阅读 · 1 评论