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RSS订阅原创 VIVADO调试--过期Vivado license删除
那么过期的这个license中的所有IP都会被删除，而。删除license文件是完全无效的。
2023-11-15 17:09:22
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原创 Jtag to AXI Master IP 结合TCL创建AXI读写事务，并存储数据到TXT中
封装好的TCL调用命令：source $Path/vernon_lib.tcl。
2023-10-09 22:17:15
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原创 牛客网刷题笔记01------Verilog端口类型
在描述模块功能时，input只能为wire型，output可以为wire或者reg型，inout只能为wire型。原因：在描述模块功能时，input相当于芯片的引脚，外界给什么就接收什么，所以input只能为wire型；同理inout只能为wire型。在例化模块时，被例化模块的input可以为wire或者reg型，output只能为wire型，inout只能为wire型。原因：在例化模块时，被例化模块的inout作为模块的激励，外界想输入什么就输入什么，被例化模块的input可以为wire或者reg型；
2023-09-13 09:53:35
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原创 Vivado2019.1调试（ILA抓取跨时钟域信号波形问题总结）
（1）两个ILA时钟CLKA和CLKB分别为跨时钟域的两个快慢时钟，通过（Mark Debug+Set Up Debug）方式添加的信号会自动连接到相应的时钟信号.（2）DeBug Hub时钟为ILA时钟和JTAG时钟的中间连接部分，三者时钟关系需要满足要求。（3）DeBug Hub时钟在通过。
2023-08-28 10:39:51
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原创 Vivado2019.1调试（Mark Debug+Set Up Debug）（补充详细版）
Vivado添加ila_core调试方法之一，本人实测最有效的方法！
2023-07-19 10:17:40
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原创 虚拟机下Xilinx Jtag接口无法连接的解决办法
vivado2019.1对应的目录应该是 E:\Xilinx\Vivado\2020.2\data\xicom\cable_drivers\nt64\dlc10_win10（不是win7）
2023-07-05 15:09:56
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原创 HDLBits刷题笔记（2023.04.30之前的总结）
generate是对parameter，module，assign，always等进行复制的操作，同时在内可以用genvar进行正整数的定义， 供给循环使用，同时主要有三种类型。(3)generate_case //主要使用的是generate_for进行模块的复制。2.异或XOR同或XNOR(异或有专门的运算符号^)shift register 移位寄存器。multiplexer 多路转换器。instantiating例化。generate解析。1.按位或与逻辑或的区别。
2023-06-01 10:07:02
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原创 Vivado2020.2和Modelsim2020.4 联合仿真记录
计算机\HKEY_LOCAL_MACHINE\SOFTWARE\WOW6432Node\Microsoft\Windows NT\CurrentVersion\ProfileList\。计算机\HKEY_LOCAL_MACHINE\SOFTWARE\Microsoft\Windows NT\CurrentVersion\ProfileList\。3） 这两个目录下一定有用户目录，比如C:\Users\小明，把目录修改为用户目录软连接名C:\Users\xiaoming。Modelsim2020.4资源。
2023-05-14 12:26:08
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原创 HDLBits刷题笔记——Exams/ece241 2014 q7a(Counter1-12)
计数器count4内部逻辑是不需要我们负责的，答案代码中只需要我们判断并给出count4的输入信号的状态即可，最后将cout4例化，即可完成。题目说同步并行负载输入的优先级高于enable，意思就是当load高电平时，输出Q=d，也可以把load信号理解为（Q=d）的使能信号。
2023-05-13 15:16:08
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转载 HDLBits学习笔记-Dualedge
难点：FPGA中没有双边沿触发器，因此不能在always块中直接使用"posedge clk or negedge clk"的写法。该解法可能会出现毛刺。
2023-05-12 23:48:41
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原创 HDLBits刷题笔记 Edgecapture(补充)
由于复位有先，将in2<=in放在 if-else语句之中，回产生数据延迟的问题，导致在复位高电平时 时钟上升沿，数据错误，导致输出错误。修正：将数据延迟放在额外的数据块中或者在同一个always块中放在复位判断之前。
2023-05-12 11:52:54
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原创 HDLBits刷题笔记-Exams/ece241 2013 q2
SOP：找出所有当输出为1（最小项）的输入组合（乘积和）即：Y=(~A&B)|(A&B);POS：找出所有当输出为0（最大项）的输入组合（和乘积）即：Y=(A+B)&(~A+B);1.什么是SOP和PS。2.根据题目画出卡诺图。
2023-05-08 14:01:00
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原创 HDLBits刷题笔记 Exams/ece241 2014 q1c
题目：Assume that you have two 8-bit 2's complement numbers, a[7:0] and b[7:0]. These numbers are added to produce s[7:0]. Also compute whether a (signed) overflow has occurred.对于8bit的有符号数，其取值范围为2^7，即-128~127。两个正数相加时，（符号位发生了变化，溢出）两个负数相加时，（符号位发生了变化，溢出）
2023-05-06 20:02:54
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空空如也
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