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FPGA
大阳爱吃热干面
这个作者很懒,什么都没留下…
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【学习笔记】FPGA基础5——系统任务和系统函数
一、显示函数$display(“带格式字符串”,参数1,参数2,…);在文本后会加一个换行module sdispl; interger i; //i为整型 reg [3:0] x; //x为4位 initial begin //initial块,只执行一次 i=21; x=4'he; $display("1\t%d\n2\t%h\\",i, x);//输出显示 end endmodule $write(“带格式字符串”,参数1,参数2,…);在文本后不会原创 2020-06-24 10:37:18 · 504 阅读 · 0 评论 -
【学习笔记】FPGA基础4——状态机
状态机概念(State Machine)有限状态机(Finite State Machine,简称FSM):在有限个状态之间按一定规律转换的时序电路状态机模型模型由三个部分组成:产生下一状态的组合逻辑F、状态寄存器、产生输出的组合逻辑G状态寄存器由一组触发器组成,用来记忆状态机当前所处的状态,状态的改变只发生在时钟的跳变沿状态是否改变、如何改变,取决于组合逻辑F的输出,F是当前状态和输入信号的函数状态机的输出由组合逻辑G提供,G是当前状态和输入信号的函数Mealy状态机与Moor原创 2020-06-18 15:07:24 · 514 阅读 · 0 评论 -
【学习笔记】FPGA基础3——Verilog语句
结构语句initial和always两语句后紧跟的都是过程块(顺序块)语句initial语句在模块中只执行一次,常用于测试文件的编写,用来产生仿真测试信号(激励信号),或者用于对存储器变量赋初值initial begin _sys_clk <=1'b0; _sys_rst_n <=1'b0; _touch_key <=1'b0; #20 sys_rst_n <=1'b1; #10 touch_key <原创 2020-06-18 09:59:23 · 461 阅读 · 0 评论 -
【学习笔记】FPGA基础2——Verilog程序框架
一、Verilog注释两种注释方式///* */二、Verilog关键字变量定义不可以和关键字重合三、Verilog程序框架基本设计单元是模块,模块由两部分组成,一部分描述接口,另一部分描述逻辑功能每个Verilog程序包括4个主要部分:端口定义、IO说明、内部信号声明、功能定义module block(a,b,c,d); //端口定义 input a,b; //IO说明 output c,d; assign原创 2020-06-18 09:58:18 · 298 阅读 · 0 评论 -
【学习笔记】FPGA基础1——Veriog语法
一、逻辑值Verilog中变量只有四种状态0低电平1高电平X表示未知(但存在)Z表示悬空状态(未知就真的是未知)二、数字进制格式4’b01014’d2 //4表示2进制数的位宽4’ha //若没有指定位宽,则默认为32位(2进制)数据16’b1001_1010_1010_1001=16’h9aa9三、标识符(类似C语言变量名)标识符可以是任意一组字母、数字、$符号和下划线的组合标识符第一个字符必须是字母或者下划线标识符是区分大小写的建议普通内部信号全部小写原创 2020-06-17 22:29:36 · 709 阅读 · 0 评论