01-Module-模块调用传参
Verilog HDL(HDLBits)Verilog Language Basic01-Module-模块调用传参module top_module ( input a, input b, output out ); //调用模块mod_a进行实例化,并且传入参数,如下写法可以不用考虑位置,但是冗余 mod_a mod_a_instance1(.in1(a),.in2(b),.out(out)); endmodule...
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2022-01-28 21:15:36 ·
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