FPGA学习笔记（三）专业术语汇总

在后面的学习将会碰到很多专业术语的缩写（acronym），下面将罗列各专业术语及其含义。欢迎大家进行补充！

ASIC

Application Specific Integrated Circuit，专用集成电路。是为满足客户特定需求和特定用途而设计制造的集成电路的总称。通常ASIC指的是门阵列（gate array）、嵌入式阵列（embedded array）、标准单元ASIC（cell-base ASIC）、结构化ASIC（structured ASIC）等。

LSI

Large Scale Integration，大规模集成电路，也可表示为IC。通常指含逻辑门数为100门～9999门，在一个芯片上集合有1000个以上电子元件的集成电路。

ASSP

Application Specific Standard Product，专用标准产品。它不同于上述为特定用户定制的LSI，它是面向某一特定领域（Field）或应用（Application）的通用LSI。

PLD

Programmable Logic Device，可编程逻辑器件。它是用户可将设计电路写进芯片的可逻辑编程器件的总称。代表性的PLD有SPLD、CPLD和FPGA等。

product term

乘积项，它是由AND阵列和OR阵列组成的AND-OR构造，即与项（AND）的逻辑或（OR）。

SPLD

Simple PLD，简单可编程逻辑器件。它是由标准积之和形式的AND-OR阵列构成的小规模PLD。也有一些附加嵌入宏单元或寄存器的单元。

CPLD

Complex PLD，复杂可编程逻辑器件。它将多个小规模SPLD作为基本逻辑块，在通过开关连接而成的中/大规模PLD，因为单纯扩大AND-OR阵列规模会导致资源浪费。CPLD逻辑部分和开关部分的延迟时间比较固定，因此设计比较简单。

PLL

Phase-Locked Loop，锁相环。它是一种反馈控制电路，用来同步输入信号和输出信号频率和相位的相位同步电路，也可实现时钟信号倍频。在FPGA中PLL用于时钟的倍频和分频，并且输出时钟之间保持同步。它采用VCO（Voltage Controlled Oscillator，压控振荡器）来产生和输入时钟的时钟信号相似的时钟信号。

DLL

Delay-Locked Loop，延迟锁定环。它的基本功能和PLL相同，可实现零传输延迟，可分散在芯片的时钟输出提供低偏移的时钟信号，可以实现高精度的时钟控制等。但它们之间也有差别：DLL将输入的时钟加上一定延迟后输出，并通过控制延迟时间将延迟时钟和下一时钟边缘的相位重合，从而实现无偏移的时钟信号。

DSP

Digital Signal Processor，数字信号处理器。它是为进行数字信号处理而优化的处理器（processor），可以连续进行高速乘积累加运算。FPGA上搭载很多成为DSP块的硬宏单元，不过这些单元并非数字信号处理器，而是由高速乘法器电路组成的。

EDA

Electronic Design Automation，电子设计自动化。它是用于实现LSI或电子设备等电子领域设计自动化的软件、硬件和方法的总称。逻辑和电路设计采用的CAE（Computer Aided Engineering，计算机辅助工程）以及版图和掩膜设计采用的CAD（Computer Aided Design，计算机辅助设计）等都叫EDA。

EPROM

Erasable Programmable ROM，可擦写可编程只读存储器。它是一种断电后数据不易丢失的非易失性存储器（Non-Volatile Memory）。不同于只能写一次的ROM和PROM，它可以通过紫外线照射来擦除数据。但它不像RAM那样可以指定位置擦写，而是清除全部数据后才能写入。

EEPROM

Electrically Erasable Programmable ROM（Read-Only Memory），电可擦除可编程只读存储器。它和EPROM一样也是非易失性存储器。它不同于用紫外线擦除的EPROM，它是用户可通过电子的方式进行擦写和重写的一种ROM。

FPGA

Field Programmable Gate Array，现场可编程门阵列。它是由内部逻辑块和布线两部分构成的PLD。它的逻辑块可以随意组合，具有高自由度，但实际布局布线会导致延时不定。由于该构造和单纯地由门电路和布线组成的门阵列类似，并且用户可以对其进行重新配置，所以被称为FPGA。

HDL

Hardware Design Language，硬件描述语言。它是描述硬件行为和连接的编程语言。其中Verilog HDL和VHDL在行业中的使用最为广泛。

IP

Intellectual Property，设计资产。IP本意是知识产权，但在半导体领域它指的是CPU核和大规模宏单元等功能模块。使用经过验证的成品IP能缩短开发时间。为了区分固件和中间件等软件IP，电路IP被称为**“硬IP”或“IP核”**。

LUT

Look-Up Table，查找表。它指通过将函数的真值表存放在少量内存单元中实现组合逻辑功能的模块，可简化复杂函数在电路中的实现。

LVDS

Low Voltage Differential Signaling，低电压差分信号。该接口技术使用差分方式传输低电压、小振幅信号，其信号传输速度可达数百Mbit/s。

RTL

Register Transfer Level，寄存器传输级。它用于表示使用HDL设计电路时的设计抽象度，它比晶体管和逻辑门级别的设计抽象度更高。RTL设计将电路行为描述为寄存器间的数据传输及其逻辑运算的组合。

SERDES

Serializer-Deserializer，串行器-解串器。它可实现串行和并行相互切换。最近高速通信接口常用串行，因此不需要考虑并行传输中由于布线长度不一致导致传输位间的时间偏移等问题。

SoC

System on a Chip，片上系统。它将各种丰富的功能系统性地集成在一片LSI中，而不像以往的LSI按照功能分为处理逻辑、内存、接口等产品。

SRAM

Static Random Access Memory，静态随机存储器。它是一种可自由地进行读写操作的RAM（Random Access Memory，随机存储器），属于掉电会丢失数据的易失性存储器（Volatile Memory）。但不像DRAM（Dynamic Ramdon Access Memory，动态随机存储器）那样需要周期性地刷新数据。

anti-fuse

反熔丝在通常状态下为绝缘（高阻态），只有当加上高压时绝缘层被击穿才会打开通孔融通成为连接状态。由于与合金熔丝性质相反，故被称为反熔丝。它内部连接阻抗低，可用于实现高速电路，同时它虽具有非易失性，但只能写入一次。

hard macro

硬宏单元指的是FPGA内部嵌入的固定的硬件电路模块。使用硬宏单元替代使用FPGA的基本门来实现乘法器这类电路，可减少资源的消耗和开销。

embedded array

嵌入式阵列的开发流程是在用户决定好所需的硬宏单元（hard macro）时就先行投放晶圆进行生产，硬宏单元之外的用户逻辑部分先部署门阵列。用户在部署完逻辑设计后，只要在金属层工序实施用户逻辑的布线即可完成生产。它同时具有标准单元ASIC（cell-based ASIC）中硬宏单元的高性能，以及堪比门阵列的短开发周期优势。

clock tree

时钟树是一种时钟专属的布线和驱动电路，它可改善由于布线延迟导致的信号偏差和提升传播速度。

GA

Gate Array，门阵列。它是一种除布线之外所有掩膜工序都提前完成，用户只需要进行片上门电路之间的金属布线工程就能完成生产的芯片开发方式。门阵列分为门电路区域和布线区域固定的通道（channel）型，以及门电路遍布整个芯片的门海（sea-of-gate）型。

HLS

High Level Synthesis，高层次综合。它指的是直接使用C语言或基于C语言的语言描述算法功能，再由工具自动将其综合为含有寄存器、时钟同步等硬件概念的RTL（Register Transfer Language）描述的过程。

soft-core processor

软核处理器通过逻辑综合来实现的微处理器核。它可在不同FPGA系列中使用，根据需要定制搭载必要数量的周边电路和I/O，还可根据需要自由装载多个处理器（多核化）等。

PE

Processor Element，处理单元。它可利用多个功能部件或多个处理器同时执行多个任务或多条指令,或同时对多个数据项进行处理。

reconfigurable system

可重构系统是灵活运用细粒度（FPGA）和粗粒度（PE阵列）的可重构器件，根据应用改变包括数据通路（data path）在内的硬件结构的系统总称。

flash memory

闪存是一种通过简化结构来提高速度和集成度（integration level），但只能批量擦除的EEPROM。FPGA中闪存有两种使用方式，一种是将闪存单元用作逻辑和布线记忆单元的直接型，另一种是用闪存对SRAM型FPGA进行配置的间接性。

reconfigurable logic

可重构逻辑是可以在PLD中通过重写配置来改变电路结构的LSI的总称。FPGA和CPLD都属于这一类LSI，它们都使用SRAM单元、EEPROM单元或闪存单元作为存储器件。

dynamic partial reconfiguration

动态部分可重配置指的是在可重构设备上实现的电路中，在其他部分正常工作的情况下，动态地对其一部分进行重新配置，这样可以卸载不需要同时工作的电路，从而改进面积和功耗。

DRP

Dynamically Reconfiguration Processor。动态可重构处理器。它时刻重构系统的一种，商业化产品通常将粗粒度的PE（Processing Element，处理单元）和分散（separated）的内存模块按照二次元阵列型放置，各PE的指令和PE之间的连接可以动态地改变。

granularity

粒度指的是电路规模。目前主流FPGA的粒度介于门阵列（晶体管级别，transistor level）和CPLD（乘积项，product term）之间，但通常被称为细粒度（fine grain）。而粗粒度（coarse grain）通常指含有4~32位PE阵列（Processor Element Array）的动态可重构处理器。

process technology

制程工艺在开发中有两大分支，分别是工艺和材料。硅材料晶体管中微型工艺的进步是半导体产业成长的主要基础，只要将晶体管构成器件如MOSFET（Metal-Oxide Semiconductor Field Effect Transistor）的尺寸缩小，就能同时产生降低功耗、加快反应速度和增加单位面积晶体管数量等作用。

logic synthesis

逻辑综合是指从Verilog HDL或VHDL等硬件描述语言编写的RTL（Register Transfer Level）电路转换为AND、OR、NOT等门级网表（门间连线信息）的过程。

logic block

逻辑块是指用来实现逻辑的电路块。CPLD中的逻辑块是乘积项结构的宏单元。FPGA中逻辑块是由LUT和触发器组成的基本单元，再加上一些提高性能的附加电路结构。

参考资料：
《FPGA原理和结构》
百度百科-大规模集成电路
百度百科-PLL