FPGA学习笔记（三）专业术语汇总_fpga pe 什么意思-CSDN博客

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在后面的学习将会碰到很多专业术语的缩写（acronym），下面将罗列各专业术语及其含义。欢迎大家进行补充！

文章目录

- - - ASIC
    - LSI
    - ASSP
    - PLD
    - product term
    - SPLD
    - CPLD
    - PLL
    - DLL
    - DSP
    - EDA
    - EPROM
    - EEPROM
    - FPGA
    - HDL
    - IP
    - LUT
    - LVDS
    - RTL
    - SERDES
    - SoC
    - SRAM
    - anti-fuse
    - hard macro
    - embedded array
    - clock tree
    - GA
    - HLS
    - soft-core processor
    - PE
    - reconfigurable system
    - flash memory
    - reconfigurable logic
    - dynamic partial reconfiguration
    - DRP
    - granularity
    - process technology
    - logic synthesis
    - logic block

ASIC

Application Specific Integrated Circuit，专用集成电路。是为满足客户特定需求和特定用途而设计制造的集成电路的总称。通常ASIC指的是门阵列（gate array）、嵌入式阵列（embedded array）、标准单元ASIC（cell-base ASIC）、结构化ASIC（structured ASIC）等。

LSI

Large Scale Integration，大规模集成电路，也可表示为IC。通常指含逻辑门数为100门～9999门，在一个芯片上集合有1000个以上电子元件的集成电路。

ASSP

Application Specific Standard Product，专用标准产品。它不同于上述为特定用户定制的LSI，它是面向某一特定领域（Field）或应用（Application）的通用LSI。

PLD

Programmable Logic Device，可编程逻辑器件。它是用户可将设计电路写进芯片的可逻辑编程器件的总称。代表性的PLD有SPLD、CPLD和FPGA等。

product term

乘积项，它是由AND阵列和OR阵列组成的AND-OR构造，即与项（AND）的逻辑或（OR）。

SPLD

Simple PLD，简单可编程逻辑器件。它是由标准积之和形式的AND-OR阵列构成的小规模PLD。也有一些附加嵌入宏单元或寄存器的单元。

CPLD

Complex PLD，复杂可编程逻辑器件。它将多个小规模SPLD作为基本逻辑块，在通过开关连接而成的中/大规模PLD，因为单纯扩大AND-OR阵列规模会导致资源浪费。CPLD逻辑部分和开关部分的延迟时间比较固定，因此设计比较简单。

PLL

Phase-Locked Loop，锁相环。它是一种反馈控制电路，用来同步输入信号和输出信号频率和相位的相位同步电路，也可实现时钟信号倍频。在FPGA中PLL用于时钟的倍频和分频，并且输出时钟之间保持同步。它采用VCO（Voltage Controlled Oscillator，压控振荡器）来产生和输入时钟的时钟信号相似的时钟信号。

DLL

Delay-Locked Loop，延迟锁定环。它的基本功能和PLL相同，可实现零传输延迟，可分散在芯片的时钟输出提供低偏移的时钟信号，可以实现高精度的时钟控制等。但它们之间也有差别：DLL将输入的时钟加上一定延迟后输出，并通过控制延迟时间将延迟时钟和下一时钟边缘的相位重合，从而实现无偏移的时钟信号。