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SeanOY
这个作者很懒,什么都没留下…
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FPGA学习笔记(五)PLL和DLL的区别
一、PLL和DLL的区别(一)、PLL原理PLL(Phase Locked Loop),生成时钟的核心部分是压控振荡器(Voltage-Controlled Oscillator,VCO)。它是可根据输入的电压调整输出频率的振荡器,如下图所示。它的基本原理是通过负反馈形成闭环从而根据输入的基准时钟控制输出时钟。其中鉴相器就相当于一个比较器,它根据基准时钟和输出时钟的差值转换为控制电压,输出到...原创 2019-12-24 12:42:33 · 8408 阅读 · 0 评论 -
FPGA学习笔记(四)FPGA概要
一、FPGA组成要素FPGA主要由三部分组成:实现逻辑电路的逻辑要素(逻辑块,Logical Block,LB)、与外部进行信号的输入/输出的要素(I/O块,Input/Output Block,IOB)以及连接前两部分的布线要素[布线通道(Routing Channel)、开关块(Switch Block,SB)、连接块(Connection Block,CB)]。另外实际上FPGA还会有其他...原创 2019-12-05 10:44:46 · 2126 阅读 · 0 评论 -
FPGA学习笔记(三)专业术语汇总
在后面的学习将会碰到很多专业术语的缩写(acronym),下面将罗列各专业术语及其含义。欢迎大家进行补充!文章目录ASICLSIASSPPLDproduct termSPLDCPLDPLLDLLDSPEDAEPROMEEPROMFPGAHDLIPLUTLVDSRTLSERDESSoCSRAManti-fusehard macroembedded arrayclock treeGAHLSsoft-...原创 2019-11-29 14:31:39 · 2718 阅读 · 0 评论 -
FPGA学习笔记(二)同步电路设计
文章目录一、触发器二、D-FF结构三、亚稳态四、建立时间和保持时间五、时序分析六、电路评估分析七、单相时钟同步电路一、触发器触发器(Flip Flop,FF)是一种只能存储1个bit的存储单元。FPGA逻辑单元内的D触发器(D-FF)就是一种在时钟上升沿(或下降沿)将输入信号的变化传输到输出端的边沿触发器。如下图D-FF在CLK上升沿将输入值传输到输出Q。[外链图片转存失败,源站可能有防盗链...原创 2019-11-14 22:36:21 · 1345 阅读 · 0 评论 -
FPGA学习笔记(一)逻辑代数表达式和逻辑门电路
前言:恰逢双十一,在京东买书满一百减五十(不买立减100%^^),买了很多奇奇怪怪的书,其中就包括我这本由天野英晴主编的**《FPGA原理和结构》**,是由日本各位可重构计算领域的大佬携手编写的一本书,非常有参考价值,在此我记下学习中值得记录的东西。文章目录一、FPGA的概念(P1)二、逻辑代数的构成(P1)三、逻辑代数的定理(P2)四、逻辑表达式(P3)五、真值表(P3)六、运算逻辑门(P4)...原创 2019-11-12 21:35:53 · 2801 阅读 · 0 评论