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RSS订阅原创 解决visio图片生成PDF有留白的问题
1.选中图复制。2.新建word文档，粘贴。3.双击word里面的visio图。4.弹出的visio界面里面的图就去掉了四周留白5.文件、导出PDF
2022-04-07 14:49:48
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原创 modelsim 2020在windows 11下安装后打开失败
网上破解方法比较全，下面是我解决问题是查找的链接先说我的问题，我按照正常步骤破解之后，在桌面的modesim 图标只能管理员模式打开，正常双击无法打开。但是在安装目录下我能直接打开modelsim的应用程序，创建的快捷方式如果拖到桌面上也无法直接双击打开，只能管理员模式才能打开，我暂时没有解决该问题。1.除联网需要用到的一张网卡，其余的网卡全部禁用掉，此处只能保留一张网卡https://zhuanlan.zhihu.com/p/4436662522.其实把mgls.dll和 mgls64.dll的只
2022-01-20 14:00:50
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原创 使用modesim将文本中16进制数据导入，将数据转换成带符号的10进制导出
`timescale 1ns/1ns`define time_period 20/*本测试文件是为了将一个包含1023行的32位16进制的数据的文本，导出到modesim中。然后将其转换成带符号的十进制数据输出到另外一个文本中*/module data_convert;reg clk;reg rst_n;parameter data_num = 1023;integer Patte
2021-12-09 15:21:09
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原创 signaltap II 找不到的信号，或者是说被优化的信号
在写一个控制程序的时候，遇到一个量我想观测，就定义了一个寄存器，但是这组寄存器，在程序中有体现，signaltap II中却找不到，原来是这个信号跟模块的输入输出没有一点逻辑关系，只是我蹭了一个它的运算值。所以在综合的时候被优化掉了，无法在signaltap 中观测，我采用的办法是将其定义成一个模块的输出。然后编译，就能够在signaltap II 中找到...
2021-04-13 16:04:26
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原创 modelsim联合仿真时不需要每次源程序更改后关闭modelsim重启仿真的方法
在使用modelsim时，每次更改了源程序我都要关闭上一次的modelsim，才能重新仿真更改后的程序（刚开始学的时候，那个老师教的说这种方法只能每次关闭了，重新仿真），很麻烦。然后实在仿真次数太多了，实在受不了。然后就仔细研究了一下有没有不需要关闭modelsim的方法。不负有心人，找到啦！**一；如何在不关闭modelsim的情况下对修改的程序进行仿真**1.源程序修改，保存。我是用的quartus II ，每次修改完，我会编译一次。2.modelsim 的界面，如下图（work在librar
2021-03-26 14:14:12
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原创 如何截图到鼠标右键点击出来或这软件选项目录的内容
在使用微信截图或者qq截图的时候，发现有时候想要截取鼠标右键，或者软件上点出来的选项内容的时候。按下快捷键那一刹那，要截取的内容就没了。经过琢磨，发现一个折中的方法。电脑的Print Screen键，可以在键盘上好好找找。然后就是当你电脑处于你想要截图的状态，按下这个键。就会自动截取电脑当前的内容。然后你打开word或者微信聊天输入框选择复制，就会将刚刚截取的图片复制出来。然后根据需求进行剪切，下面就是我的截图。清晰度还可以。因为CSDN编辑器要压缩该图片。导致传上来的清晰度要糊一些。原版的清晰度要更清晰些
2021-03-03 11:15:31
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原创 Typora软件图片丢失问题
Typora是一款很好用的笔记本软件，但我使用中发现我笔记本里保存的截图，如果换一个电脑打开这个笔记本，图片就会丢失，原来的图片的地方全是一串地址。原来Typora软件默认的图片保存方式是保存该图片的原始地址，我用微信截图的，就保存的是该图片所在微信文件地址中。下面简单介绍下如何解决1.在文件选项中，选择偏好设置；创建这个文件夹2.选中以前保存的文件，点击右键选择将图片复制到刚创建的assets文件夹里面。如果系统没有自动创建该文件夹，建议截一张新的图片，放在笔记本中。系统就会自动创建assets文件
2021-03-03 11:02:42
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原创 在quartus中移除signaltap II文件
在quartus中移除signaltap II文件，有时候我们用signaltap II 观测完波形后，为了节约资源和提高编译速度（signaltap II 是很消耗资源的，因我们的观测点实际在电路是生成了对应的节点的，），需要移除signal tap II 文件，图1：增加了signal TAP II资源的使用情况图2：移除signaltap II 后的资源使用情况**移除方法**删除图中框框里的文件，然后重新编译一次就好...
2021-01-27 16:03:29
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原创 FPGA定点数转换成双精度浮点数（IEEE754）
本文利用一个例子，简单的介绍了，FPGA定点数转换成双精度浮点数（IEEE754协议），文章后，贴有实现代码和仿真文件，我用的是quartus II 13.1。一：双精度浮点数格式双精度的指数部分（E）采用的偏置码为1023假设待转换的数据是11（二进制）第一步：将其扩展成64位2进制数0000_0000_0000_0000_0000_0000_0000_0000_0000_0000_0000_0000_0000_0000_0000_0011第二步：计算首1是第几位2第三步：计算阶码偏
2021-01-25 09:43:00
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原创 关于FPGA的quartus II的导入以前的QSF文件出现的错误，
问题描述：我新建立了一个工程，因为引脚和以前的一个工程的引脚信息是相同的，于是我就导入以前的工程的QSF文件，但是在编译过程中出现了这个错误。让我删除关于以前文件的 signaltap信息。解决方法，在工程路径下，找到现在工程的qsf文件，我用的是notepad++打开的，然后找到关于signaltap的相关信息，然后全部删除后，重新编译。问题解决。...
2021-01-15 16:08:50
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原创 如何让FPGA的flash定时自动烧写程序
我同学最近研究如何让FPGA的flash自动给FPGA烧写程序，总结方法如下：问题概述：FPGA上电自启动会自动加载FLASH里面的程序，但现在需要在FPGA不掉电的情况下，隔一段时间定时自动给FPGA重新加载FLASH里面的程序。这里用xilinx的开发板为例，图1：FPGAx的SPI FLASH配置模块图2：dui PROGRAM_B功能的介绍图3：FLASH上电配置时序图根据芯片手册可以知道，要想让程序自动从FLASH里面烧写到FPGA里面，需要将PROGRAM_B这根引脚拉低一段时
2020-12-27 16:00:57
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原创 FPGA的IEEE754协议浮点数加减法运算原理及过程分析
FPGA的IEEE754协议浮点数加减法运算原理及过程分析提示：这里可以添加系列文章的所有文章的目录，目录需要自己手动添加例如：第一章 Python 机器学习入门之pandas的使用提示：写完文章后，目录可以自动生成，如何生成可参考右边的帮助文档目录FPGA的IEEE754协议浮点数加减法运算原理及过程分析前言一、IEEE754协议格式书写100.25（十进制）二、计算过程1.下面我们来讲浮点数加法：如100.25+0.25怎么算2.有进位的浮点数加法运算2+6有借位的浮点数减法8.25-1.25
2020-12-23 17:02:49
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原创 FPGA实现整型数据转换成浮点数
参考文章链接：https://blog.csdn.net/qq_21160843/article/details/83057049IEEE754浮点数转换网站https://lostphp.com/hexconvert/我主要是根据上面那一段话写的代码，这里我主要讲如何实现上述的方法，通过我的代码进行分析。经测试20组数据后，测试结果与浮点数转换器转换结果相符`在这里插入代码片```module int_to_float( input clk, input
2020-12-15 16:42:51
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原创 quartus II 9.1的sof和elf 文件合并成JIC文件
一：我们首先将sof文件转换成flash文件第一步：打开NIOS ii；然后选中工程，单击右键，在NIOS II 里面找到NIOS ii Command shell ；点开后出现的输入命令的窗口第二步：将sof文件拷贝到software 下面的工程目录的子目录下，例如我的NIOS II工程名是C1：拷贝到如下的文件夹里面第三步：在第一步打开的输入命令的面板输入sof2flash --input=dpscm.sof --output=hw.flash --epcs --verbose看到d
2020-12-06 15:38:13
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原创 绘制PCB时，绘制底层时，想要隐藏顶层的元器件或丝印。
绘制PCB时，绘制底层时，想要隐藏顶层的原件和丝印。绘制PCB时，绘制底层时，想要隐藏顶层的原件和丝印。在箭头处点击鼠标右键，然后后再Hide layers里面隐藏你想关闭的层，同理你想恢复你隐藏的层或者丝印，同样位置同样操作，这次选择show 就可以打开你想打开的隐藏层...
2020-11-15 10:24:55
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原创 quartus II中的定义全局常量时，明明声明了，但是在程序中用时说没有声明。
这个是一个基础的语法问题。div_time应该在程序使用中写成div_time(其中是键盘1左边那个)。
2020-08-16 12:19:25
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原创 软件仿真遇到功能仿真可以运行，但是时序仿真运行失败的情况
标题modelsim 软件仿真遇到功能仿真可以运行，但是时序仿真运行失败的情况modelsim 软件仿真遇到功能仿真可以运行，但是时序仿真运行失败的情况；如下图后来我在Assignment中的setting 中的simulation中format for output netlist中发现我的输出语言是VHDL语言，但是我testbench是用verilog语言写的，后来我改成Verilog 后，重新运行，时序仿真能运行。...
2020-08-14 23:24:56
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FPGA整型数据转换成IEEE754协议的32位浮点数
2020-12-15
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