modelsim联合仿真时不需要每次源程序更改后关闭modelsim重启仿真的方法

在使用modelsim时,每次更改了源程序我都要关闭上一次的modelsim,才能重新仿真更改后的程序(刚开始学的时候,那个老师教的说这种方法只能每次关闭了,重新仿真),很麻烦。然后实在仿真次数太多了,实在受不了。然后就仔细研究了一下有没有不需要关闭modelsim的方法。不负有心人,找到啦!
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一;如何在不关闭modelsim的情况下对修改的程序进行仿真

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1.源程序修改,保存。我是用的quartus II ,每次修改完,我会编译一次。
2.modelsim 的界面,如下图(work在library最上面,一般进度条会在正中间,需要我们自己把薯条网上滑到最上面),因为我只修改了sdr_control这个程序,在程序中我增加了一个寄存器变量,所以就只选择它,然后右击选择recompile,然后点右上角的restart;然后新增加的寄存器变量逻辑就更新到仿真文件中,重新run就好。
3.如果你单次修改的模块较多,可以选择点击work,然后点击右键,也有recompile的选项,这个会把所有模块重新加载一遍,然后restart,一遍即可。
在这里插入图片描述

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ModelSim是一款常用的仿真工具,它可以根据设计文件和仿真文件生成波形图。波形图是用来观察和判断设计的代码功能是否正确的。在进行功能仿真需要准备以下文件:设计HDL源代码、测试激励代码(也称为TestBench)和仿真模型/库。设计HDL源代码可以使用VHDL语言或Verilog语言编写,而测试激励代码则是根据设计要求编写的激励程序,具有很大的灵活性。仿真模型/库根据设计中调用的器件供应商提供的模块而定,例如FIFO、ADD_SUB等。 ModelSim仿真分为前仿真和后仿真两种。前仿真是纯粹的功能仿真,用于验证电路的功能是否符合设计要求,不考虑电路门延迟和线延迟。后仿真则是仿真,可以考虑逻辑的延和功能,综合考虑电路的路径延迟和门延迟的影响,验证电路在一定序条件下是否满足设计构想,并检查是否存在序违规。对于FPGA设计来说,通常只进行前仿真(功能仿真)即可。 ModelSim的使用方式可以分为直接使用ModelSim软件进行仿真和通过其他EDA工具如Quartus II调用ModelSim进行仿真联合仿真)。无论是手动仿真还是自动仿真,它们都遵循以下5个步骤:新建工程、编写Verilog文件和TestBench仿真文件、编译工程、启动仿真器并加载设计顶层、执行仿真。 根据您的问题描述,我了解到您想了解ModelSim仿真波形中的两条红线以及与VHDL语言的关系。关于这个问题,我在提供的引用中没有找到相关的信息。鉴于此,我无法给出具体的回答。如果您还有其他问题,我会很乐意帮助您解答。

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