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原创 APB读写时序

信号名称:读写流程:1、IDLE:系统初始化状态,此时没有传输操作,也没有选中任何从模块。2、SETUP:启动状态,当有传输要进行时,PSELx=1,,PENABLE=0,系统进入SETUP状态,并只会在SETUP状态停留一个周期。当PCLK的下一个上升沿到来时,系统进入ENABLE状态。3、ENABLE:在总线进入SETUP状态的下一个时钟上升沿处,需将PENABLE信号拉高进入ENABLE状态。在这个上升处,master必须保持PADDR、PSEL、PWRITE不变。传输也只会在ENABLE状

2020-07-31 00:00:32 912

原创 AXI_LITE总线读写

AXI总线基本机制:AXI总线共有 5 个独立的通道,分别为写地址,写数据,写回应,读地址,读数据通道。5 条通道相互独立,有一些细小的差别,但共同使用一套握手机制:VALID/READY 机制。发送方置高 VALID 信号表示发送方已经将数据,地址或者控制信息放到的写总线上,并保持。接收方置高 READY 信号表示接收方已经做好接收的准备。所谓的双向流控机制,指的是发送方通过 VALID 信号置起控制发送速度的同时,接收方也可以通过 READY 信号的置起与否控制接收速度,反压发送方的发送速度。

2020-07-23 16:38:01 216

原创 LMK04828 SPI时序控制

查看LMK04828芯片手册,获取lmk04828芯片spi时序及相关寄存器设置https://pdf1.alldatasheet.com/datasheet-pdf/view/932720/TI1/LMK04828.htmllmk04828芯片的寄存器配置可下载TI相关配置软件TICS PRO进行模拟配置https://www.ti.com.cn/tool/cn/TICSPRO-SW芯片手册研读:在LMK04828芯片手册中可以看到spi时序的建立保持时间的要求。1.该芯片spi读写时序均为

2020-07-15 11:54:29 581

原创 JESD204B参数及时钟关系

参数介绍:F:每帧每链路字节数。K:每个多帧中的帧数。L:一个ADC中转换器的数量。M:每个链路的转换器数。S: 每个转换器每帧的采样数,一般为1,可以取1~32整数。N:转换器的分辨率,ads54j60为16位。各时钟间关系:各时钟以LMFC为基准。本地时钟生成:LMFC(Local Multi-Frame Clock Frequency)根据LMFC配置选择相应的LMFC计算公式,以4211配置为例,LMFC计算公式为fs/K,如果是其他配置则为(fs/4)/K。Fs为采样时

2020-06-01 10:59:33 751

原创 ISE14.7常见警告及处理方法

Xst:2677 - Node <data_rx_r0> of sequential type is unconnected in block <uart_rx_sync>.检查信号是否进行了声明,如果未声明,默认信号位宽为1bit。WARNING:Xst:1290 - Hierarchical block is unconnected in block .It w...

2020-02-18 10:47:29 1887

原创 PCI9054映射设置

下图是9054寄存器的地址,可以查找手册进行对应设置。一些基本概念:1.Space 0 对应 BAR 2;Space 1 对应 BAR 3;设置地址14h,16h,18h,1Ah几个寄存器实际设置的是BAR2,Space 0 空间是与BAR2对应的。2.每一个地址对应的是一个16位的寄存器,在写入数值的时候要注意,右侧是高八位,左侧是低八位,即如果要给这个寄存器附一个FFF0的数值,实际写入...

2020-01-14 10:25:17 198

原创 Xilinx XDMA IP学习

Xilinx XDMA IP学习DMA Interface在XDMA IP核中,DMA接口设置部分有两个选项,一个就是 AXI Memory Mapped,而另外一个就是AXI Stream。提到上述两个选项,看到的时候也是很莫名,这两个选项究竟有何区别,让我们通过AXI总线协议来说明他们的相同与不同。AXI4.0总线协议,主要是AXI4.0(AXI4.0-full),AXI4.0-li...

2020-01-05 15:23:45 5424

转载 Spartan6 pll输出时钟无法直接连接在IO引脚解决办法

原文地址:http://blog.sina.com.cn/s/blog_50363a790102w7xc.htmlhttps://www.cnblogs.com/geekite/p/5135470.html对于"clock_dedicated_route”错误原因有两种情况:就是有一个时钟你没有放到全局时钟或者局部时钟的引脚,布局的时候不能把它当作时钟分配资源。就是你想在IO上输出...

2019-11-14 14:30:01 446

原创 ISE编译报错:NgdBuild:924 - input pad net 'clk' is driving non-buffer primitives:

在进行ISE综合的时候因为众多模块都是由板载时钟直接驱动的,所以在综合时就会报错:ERROR:Xst:2035 - Port has illegal connections. This port is connected to an input buffer and other components.Input Buffer:在网上查到方法说在Synthesize上右击,点击process...

2019-10-12 11:05:01 1473

原创 FIFO读写

在Vivado 2018.3 环境运行FIFO Generator IP**(该IP核是高电平复位,在写测试文件的时候请注意)**IP配置module fifo_test(data_in, data_out, clk ,rst_n);input [31:0]data_in;input clk;input rst_n;output [15:0]data_out;reg...

2019-09-18 16:50:56 586

原创 CRC校验

CRC校验1.什么是CRC校验CRC即循环冗余校验码:是数据通信领域中最常用的一种查错校验码,其特征是信息字段和校验字段的长度可以任意选定。循环冗余检查(CRC)是一种数据传输检错功能,对数据进行多项式计算,并将得到的结果附在帧的后面,接收设备也执行类似的算法,以保证数据传输的正确性和完整性。2.校验原理CRC校验原理就是在原本数据帧的后边加上CRC校验码来组成新的数据帧发送给接收端。新组...

2019-09-05 11:04:46 75

原创 PCIe XDMA IP核读写测试

使用芯片型号为XC7K325TFGG900-2和XC7A035TFGG484-2两个型号板子使用XDMA IP核测得读写速度如下:在进行XDMA核IP设置时,PCIe ID页无需进行更改,直接默认即可。生成bit文件下载到板卡后,重启板卡所在PC,重启后设备管理器会识别成PCIe ID页的ID。Block Design 设计图如下...

2019-09-03 12:37:49 4989 12

原创 CCS3.3编译提示can't find input file 'rts2800_fpu32.lib

该问题是因为没有安装浮点补丁导致,在CCS3.3普通版本是需要单独进行相应补丁安装的,在CCS3.3PLA版本,所有的补丁都已经完成,如果不确定缺少哪些东西,或者不知道应该安装那些补丁,可直接安装CCS3.3PLA版本即可。解决:该问题是没有安装浮点补丁,安装C2000CodeGenerationTools5[1].0.0Beta2和setup_C28XFPU_CSP_v3[1].3.1207两...

2019-08-23 11:00:18 693

原创 FPGA DDR读写时序分析

FPGA DDR读写记录一个小白的FPGA学习之路详细请参照官方文档ug586_7Series_MIS.pdf====================================================================写操作:当断言app_wdf_wren且app_wdf_rdy为高时,写入数据在write fifo中。官方文档中给出的仿真结果:示例工...

2019-08-23 10:47:29 1305

9054db-1C.pdf

PCI9054寄存器手册:The information contained in this document should be considered preliminary. Although an effort has been made to keep the information accurate, there may be misleading or even incorrect statements made herein. The document is being written in parallel with actual chip development and, as such, it is subject to change. This Description is intended to be a living document, to be updated throughout the PCI 9054 design effort. It provides a broad technical overview of the PCI 9054.

2020-01-14

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